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公开(公告)号：CN119361533A
公开(公告)日：2025-01-24
申请号：CN202411260999.3
申请日：2024-09-10
Applicant: 中国科学院微电子研究所 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/768 , H01L23/538 , H10D64/23 , H10D64/01 , H10D30/60
Abstract: 本申请提出一种提高源漏接触热稳定性的工艺方法及MOS器件，其方法包括：提供衬底，衬底上形成有栅区和源/漏区，衬底上还形成具有通孔的介质层，通孔使得源/漏区的表面暴露；对源/漏区进行掺杂；沉积第一金属层，第一金属层覆盖通孔的底部和侧壁以及介质层表面，第一金属层采用高功函数金属；沉积第二金属层，第二金属层覆盖第一金属层；在源/漏区表面形成金属硅化物。本申请提出的工艺方法，保持了源漏接触在不同退火温度下的热稳定性，并使得源漏接触的比接触电阻率降低。
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公开(公告)号：CN118969626A
公开(公告)日：2024-11-15
申请号：CN202411031506.9
申请日：2024-07-30
Applicant: 中国科学院微电子研究所 , 广东省大湾区集成电路与系统应用研究院
Abstract: 本公开提供一种免剥离的金辅助转移单层二维半导体方法及晶体管器件，该方法包括：操作S1：将氮化硼转移到衬底上，形成介电层；操作S2：在所述介电层的两侧分别蒸镀金电极层；操作S3：在介电层和金电极层表面旋涂聚合物层；操作S4：将介电层、金电极层和聚合物层由衬底上剥离；操作S5：将介电层、金电极层一侧朝下，并通过所述金电极层吸附单层二维半导体层；操作S6：将二维半导体层朝下释放至新的衬底上；以及操作S7：在介电层上制备栅极得到晶体管器件，完成单层二维半导体层的转移。
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公开(公告)号：CN118522733A
公开(公告)日：2024-08-20
申请号：CN202410575830.0
申请日：2024-05-10
Applicant: 中国科学院微电子研究所 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L27/092 , H01L21/8238 , H01L21/762 , H01L29/78 , H01L29/66 , H01L29/51 , H01L29/423
Abstract: 本公开提供了一种铁电器件及其制备方法，可以应用于半导体技术领域。该铁电器件包括：衬底层；底栅电极，位于衬底层内；铁电层，位于铁电器件内部，铁电层的下表面与底栅电极接触；第一器件隔离层，围绕铁电层；沟道层，与铁电层的上表面接触；源端电极、漏端电极和顶栅电极，均与沟道层的上表面接触；第二器件隔离层，位于源端电极、漏端电极和顶栅电极彼此之间；停止层，位于第一器件隔离层和第二器件隔离层之间，且围绕源端电极、漏端电极和顶栅电极。
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公开(公告)号：CN113658624B
公开(公告)日：2024-05-31
申请号：CN202111033172.5
申请日：2021-09-03
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
Abstract: 本发明公开了一种半导体存储器及存储器阵列，半导体存储器，包括：开关单元的第一端与位线连接，开关单元的控制端与第一字线连接；存储单元的第一端与开关单元的第二端连接，存储单元的控制端与第二字线连接，存储单元的第二端接地，存储单元的第三端与第一背栅压连接；通过改变第一背栅压和第二字线的写入电压，使得存储单元处于PDSOI模式，利用浮体效应获得存储窗口，以将位线输入的数据存储，再利用存储单元处于FDSOI模式擦除存储数据，此种存储器结构既有开关功能，也具有存储功能，在不改变存储单元膜层结构及厚度的前提下，存储单元能够分别实现PDSOI模式或FDSOI模式，相较于传统电容存储结构，降低寄生电容，提高工作频率、运行速度及存储容量。
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公开(公告)号：CN117316959A
公开(公告)日：2023-12-29
申请号：CN202311442824.X
申请日：2023-11-01
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: H01L27/12 , H01L23/552 , H01L21/762
Abstract: 本申请公开了一种半导体器件及其制造方法，所述方法包括：提供半导体衬底，半导体衬底包括毗邻的第一区域和第二区域，刻蚀第一区域的半导体衬底，形成第一开口，在第一开口内依次填充第一材料和第二材料，刻蚀半导体衬底和第二材料，同时分别形成第一鳍通道和第二鳍通道，氧化第一材料，形成氧化绝缘层，本申请通过在成本较低的半导体衬底的第一区域上刻蚀形成第一开口，在第一开口填充第一材料和第二材料，在第一区域形成SOI衬底，刻蚀半导体衬底和第二材料，在第一区域和第二区域同时形成鳍式场效应晶体管的鳍结构，在利用半导体衬底同时制造得到基于SOI衬底和基于半导体衬底的鳍式场效应晶体管的基础上，降低制造成本。
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Patent Agency Ranking
公开(公告)号：CN113517349B
公开(公告)日：2023-07-21
申请号：CN202110798892.4
申请日：2021-07-15
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: H01L29/78 , H01L23/544 , H01L21/66 , G01R27/08 , G01R31/26
Abstract: 本发明公开了一种鳍式场效应晶体管源漏寄生电阻分解结构及测试结构，其可实现源漏寄生电阻分开提取，便于进行测试操作，鳍式场效应晶体管包括鳍、分布于鳍的栅极区、源漏极区、接触层、分布于源漏极区两侧的延伸层，相邻两个栅极区之间设置有一个接触层，源漏寄生电阻包括串联的源漏接触电阻、外延生长电阻、延伸电阻、栅极驱动信道电阻，用于对源漏寄生电阻进行测试的测试结构，选取若干个接触层之间的区域作为总测试区，总测试区一端的接触层与驱动电流源连接，另一端的接触层接地，总测试区包括至少三个不同测试区间，不同测试区间通过接触层分隔，且每个测试区间两侧的接触层为电压测试点，不同测试区间的鳍长度沿鳍方向依次递增。
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公开(公告)号：CN112818629B
公开(公告)日：2023-06-02
申请号：CN202011632476.9
申请日：2020-12-31
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: G06F30/398
Abstract: 本发明涉及一种平面晶体管的设计准则及平面晶体管，包括：使用优先方法将关键的设计准则进行评估并划分成4个级别；对所述设计准则优先级排序的第一级别为：新规则；对所述设计准则优先级排序的第二级别为：区域关键规则；对所述设计准则优先级排序的第三级别为：设计关键规则；对所述设计准则优先级排序的第四级别为：产量关键规则；所述第一级别的优先级最高，所述第四级别的优先级最低；使用优先方法评估所述设计准则以及所述设计准则设计的创新的设计布局，将所述平面晶体管的设计准则和设计架构达到最佳化。
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公开(公告)号：CN114553576A
公开(公告)日：2022-05-27
申请号：CN202210189482.4
申请日：2022-02-28
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本申请提供了一种权限管理方法、装置、系统及介质，该方法包括：判断待登入系统人员信息是否包含在预设可登入系统名单中，若是，则允许待登入系统人员登入系统。由于本申请建立了预设可登入系统名单，可以根据该名单判断是否允许待登入系统人员登入系统，符合要求的人员无需输入密码即可登入系统进行管理等操作，从而避免了传统的输入密码登入系统可能带来的密码泄露等安全问题。
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公开(公告)号：CN114546332A
公开(公告)日：2022-05-27
申请号：CN202210046432.0
申请日：2022-01-13
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: G06F7/544
Abstract: 本发明涉及一种存内计算单元、模块和系统。存内计算单元包括存储阵列，包含多个呈N行N列排布的存储单元，位于第i行第j列的存储单元记为Si,j；位于同一列的存储单元中的数据值相同；存储阵列用于存储N比特的第一数据；N条字线，字线用于输入N比特的第二数据；位于同一行存储单元的控制端经由同一条字线依次串接；M个位线组，第k组位线记为位线组BLk，M等于2N‑1；其中，当1≤k≤N时，位线组BLk具有k条位线，k条位线分别连接至和存储单元S1,k及存储单元Sk,1位于同一直线上的各存储单元的输出端；当N≤k≤M时，位线组BLk具有2N‑k条位线，2N‑k条位线分别连接至和存储单元Sk‑N+1,N及存储单元SN,k‑N+1位于同一直线上的各存储单元的输出端。
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公开(公告)号：CN114121678B
公开(公告)日：2022-04-29
申请号：CN202210096848.3
申请日：2022-01-27
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 本发明涉及finfet技术领域,公开了一种finfet的制造方法，在实际使用时，本发明在衬底上制作完栅极多晶硅层以及使用清洗溶液清洗衬底的表面后，对栅极多晶硅层与Fin的接触拐角处进行蚀刻，降低栅极多晶硅层与Fin的接触拐角，进而避免栅极多晶硅层与Fin的接触拐角过大而导致制作完的finfet的栅极与Fin的接触拐角过大；又或者当去除掉衬底上的栅极多晶硅层后，通过先在栅极多晶硅层处制造一层填充层，然后再制作高介电层和栅极金属，可以降低finfet的栅极与Fin的接触拐角，进而避免finfet的栅极与Fin的接触拐角过大而影响finfet的交流性能，提高finfet的良品率。
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