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公开(公告)号：CN110350979A
公开(公告)日：2019-10-18
申请号：CN201910590458.X
申请日：2019-07-02
Applicant: 上海交通大学
IPC: H04B10/516 , G02F1/21
Abstract: 本发明提供了一种光电调制器和光电互联接口，该光电调制器包括光分束器、光合束器和并联的两个光调制支路；光分束器具有两个输出端，其中一个输出端与其中一光调制支路的输入端相连，另一个输出端与另一光调制支路的输入端相连；光合束器具有两个输入端，其中一个输入端与其中一光调制支路的输出端相连，另一个输入端与另一光调制支路的输出端相连；每一光调制支路均包括相互串联的若干个马赫曾德尔调制器。本发明降低了对电驱动器驱动能力的要求，使得电信号(驱动信号)不需再进行远距离传输，因此减少了信号完整性分析的复杂度，降低了电信号的(驱动信号)传播损耗。
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公开(公告)号：CN110224759A
公开(公告)日：2019-09-10
申请号：CN201910591044.9
申请日：2019-07-02
Applicant: 上海交通大学
Abstract: 本发明公开了一种光发射器，包括：电流模逻辑驱动模块、调制器和端接模块；采用直接耦合方式将电流模逻辑驱动模块与调制器的输入端连接，电流模逻辑驱动模块用于产生并输出高速差分驱动信号；采用直接耦合方式将调制器的输出端与端接模块的输入端连接；调制器用于根据接收到的高速差分驱动信号对其光信号进行调制得到经调制的光信号并输出；端接模块用于将接收到的高速差分驱动信号进行远端阻抗匹配。本发明具有节约硬件成本，降低直流功耗、减小电路设计复杂度利于高密度多通道的集成设计的优点。
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公开(公告)号：CN105426274B
公开(公告)日：2018-12-25
申请号：CN201510779979.1
申请日：2015-11-13
Applicant: 上海交通大学
Abstract: 本发明公开了一种容软错误的粗粒度可重构阵列，接收阵列的输入数据和阵列的配置信息，包括成阵列排布的多个执行单元。各执行单元包括三个多路复用器、运算器和寄存器堆；各多路复用器的第一输入端皆用于接收阵列的输入数据，第二输入端对应地与寄存器堆的三个输出端相连，第三输入端皆用于接收上一行执行单元的输出，控制端皆用于接收阵列的配置信息中的选择信号，输出端分别连接到运算器的三个输入端，运算器的控制端用于接收阵列的配置信息中的运算指令，运算器的运算结果输出到阵列之外、输出到下一行的任意一个执行单元中以及输出到寄存器堆。本发明硬件代价低，应用灵活，能将执行单元很容易地组织成三模冗余单元，从而实现容错加固功能。
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公开(公告)号：CN103744644B
公开(公告)日：2017-03-01
申请号：CN201410014522.7
申请日：2014-01-13
Applicant: 上海交通大学
IPC: G06F9/38
Abstract: 本发明提供一种采用四核结构搭建的四核处理器系统及数据交换方法，所述系统包括：采用单程序段多数据方式处理数据，系统包括4个精简指令集架构的微处理器内核，每个微处理器内核包括：指令存储器，用于存储指令；核内数据存储器，用于存储数据；中央处理器，用于根据输入的指令和数据执行相应的操作，更新中央处理器内部的寄存器堆和外部的数据存储器。本发明利用算法的并行性，提高算法的执行效率，另外通过共享寄存器以及在微处理器内核和外部的数据存储器之间搭建多层总线的两种数据交换方式建立四核处理器各内核间的数据通路，改善四核处理器并行处理数据时的性能，提高数据交换效率。
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公开(公告)号：CN103544986B
公开(公告)日：2016-08-17
申请号：CN201310467311.4
申请日：2013-10-09
Applicant: 上海交通大学
Abstract: 本发明涉及一种基于电荷再利用和位线分级的低功耗8管SRAM芯片设计方法，包括以下步骤：1)在一块SRAM中使用两个不同的8管存储单元(N?type和P?type)，两个不同的8管存储单元的写位线之间通过四个开关连接；2)写操作时，在8管SRAM单元的写位线上进行位线电荷再利用技术，由两个不同的8管存储单元共同完成写操作；3)读操作时，两个不同的8管存储单元分别进行相同的读操作，该读操作采用读位线分级的结构，由读位线和其子位线共同完成读操作。与现有技术相比，本发明具有能耗低、稳定性高、性能佳、结构简单等优点。
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Patent Agency Ranking
公开(公告)号：CN103544986A
公开(公告)日：2014-01-29
申请号：CN201310467311.4
申请日：2013-10-09
Applicant: 上海交通大学
Abstract: 本发明涉及一种基于电荷再利用和位线分级的低功耗8管SRAM芯片设计方法，包括以下步骤：1)在一块SRAM中使用两个不同的8管存储单元(N-type和P-type)，两个不同的8管存储单元的写位线之间通过四个开关连接；2)写操作时，在8管SRAM单元的写位线上进行位线电荷再利用技术，由两个不同的8管存储单元共同完成写操作；3)读操作时，两个不同的8管存储单元分别进行相同的读操作，该读操作采用读位线分级的结构，由读位线和其子位线共同完成读操作。与现有技术相比，本发明具有能耗低、稳定性高、性能佳、结构简单等优点。
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公开(公告)号：CN103067718A
公开(公告)日：2013-04-24
申请号：CN201310036229.6
申请日：2013-01-30
Applicant: 上海交通大学
Abstract: 本发明涉及一种适用于数字视频编解码的一维离散余弦逆变换模块电路，包括输入输出接口、模块控制器和多个IDCT单元处理器，所述的输入输出接口包括数据输入接口、数据输出接口、指示信号输入接口和模式信号输入接口，所述的数据输入接口、数据输出接口分别与IDCT单元处理器连接，所述的指示信号输入接口和模式信号输入接口分别与模块控制器连接，所述的模块控制器分别与多个IDCT单元处理器控制连接，所述的多个IDCT单元处理器之间两两连接。与现有技术相比，本发明具有可适用在HEVC视频编解码标准中定义的四种尺寸图像数据块4×4，8×8，16×16，32×32的IDCT运算等优点。
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公开(公告)号：CN102438148A
公开(公告)日：2012-05-02
申请号：CN201110440415.7
申请日：2011-12-23
Applicant: 上海交通大学
Abstract: 本发明涉及一种用于H.264帧内预测编码的基于DVS的快速模式选择方法，包括以下步骤：1)计算16×16宏块的行像素均值和列像素均值；2)计算16×16宏块的沿垂直方向的方向变化强度值和沿水平方向的方向变化强度值；3)将沿垂直方向变化强度值、沿水平方向变化强度值分别与所设阈值进行比较，根据比较结果确定当前待编码宏块的编码类型；4)根据步骤3)得到的结果进行分类处理；5)计算每个4×4子块的行像素平均值和列像素平均值；6)计算每个4×4子块的方向变化强度值；7)利用得到的方向变化强度值进行块内边界信息检测，确定最可能预测模式；8)扩展预测模式选择。与现有技术相比，本发明具有减少帧内预测编码时间等优点。
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公开(公告)号：CN101909212A
公开(公告)日：2010-12-08
申请号：CN201010245491.8
申请日：2010-08-05
Applicant: 上海交通大学
Abstract: 一种视频处理技术领域的可重构多媒体SoC的多标准宏块预测系统，包括：输入读取控制模块、宏块解析主控制器模块、寄存器接口模块、宏块预测模块、边界滤波强度计算模块、行缓存模块、输出控制模块以及参考帧存储控制器模块。本发明实现兼容H.264和AVS标准的帧内模式预测、帧间运动矢量预测以及边界滤波强度计算，能有效减少存储空间并复用硬件设计，提高解码效率，满足多媒体SoC系统的高性能要求。
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公开(公告)号：CN119272833A
公开(公告)日：2025-01-07
申请号：CN202411321309.0
申请日：2024-09-23
Applicant: 上海交通大学
Abstract: 本发明提供计算单核及混合网络可扩展加速器，其选择模块根据网络模型层类别，确定计算单核的计算模式；数据访问模块根据确定的计算模式进行数据读取和传输，得到访问数据；稀疏索引模块根据确定的计算方式对访问数据进行稀疏处理；逻辑控制模块根据计算方式设计计算单元连接方式及数据路径；计算阵列根据计算单元连接方式以及数据路径，完成数据调度和计算执行。本发明的计算单核设计是兼容了CNN和Transformer计算模式的硬件加速架构，其稀疏索引模块同时支持卷积、全连接、注意力的不同稀疏方式，计算阵列适配卷积、全连接、注意力不同计算模式；以该计算单核为基础设计的混合网络可扩展加速器的利用率和计算速度得以有效提高。
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