公开(公告)号：CN1274027C

公开(公告)日：2006-09-06

申请号：CN200310120906.9

申请日：2003-10-31

申请人： 株式会社东芝

发明人： 山口正一 ,  二宫英彰 ,  大村一郎 ,  井上智树

IPC分类号： H01L29/70 ,  H01L29/78 ,  H01L27/08

CPC分类号： H01L29/0696 ,  H01L29/0619 ,  H01L29/0839 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/66348 ,  H01L29/7394 ,  H01L29/7395 ,  H01L29/7397

摘要： 提供一种维持低导通电压且开关特性良好的电力半导体器件。一种电力半导体器件包含：在离开第2导电类型的集电极层(3)的位置，设置用于划分主单元(MR)和伪单元(DR)的间隔来在第1导电类型的第1基极层(1)内设置的多个沟槽(4)。在主单元内设置第2导电类型的第2基极层(7)和第1导电类型的发射极层(8)，在伪单元内设置第2导电类型的缓冲层(9)。与主单元邻接的沟槽内隔着栅绝缘膜(5)设置栅电极(6)。在缓冲层和发射极层之间插入具有无穷大电阻值的缓冲电阻。在伪单元中附加有使从集电极层流入缓冲层而贮存的第1导电类型的载流子数量减少的抑制结构(9a)。

公开(公告)号：CN1228857C

公开(公告)日：2005-11-23

申请号：CN02106850.X

申请日：2002-03-06

申请人： 株式会社东芝

发明人： 铃木史人 ,  高桥仁 ,  新井晴辉 ,  山口好广

IPC分类号： H01L29/70 ,  H01L21/33

CPC分类号： H01L29/66325 ,  H01L29/7394

摘要： 半导体器件具备第1导电类型的衬底、第2导电类型的第1和第2半导体区域互相分开形成于衬底主表面上、第1导电类型的第3半导体区域在上述第1半导体区域上形成、和形成于第1与第3半导体区域之间且杂质浓度高于第1半导体区域的第4半导体区域、形成于衬底主表面上的第1、第2主电极和栅绝缘膜、以及至少在衬底上和衬底与第3半导体区域之间的第1半导体区域上形成的栅电极。第1主电极与第1和第3半导体区域连接。第2主电极与第2半导体区域电连接。

公开(公告)号：CN1199283C

公开(公告)日：2005-04-27

申请号：CN00101998.8

申请日：2000-02-04

申请人： 株式会社日立制作所 ,  日立原町电子工业株式会社

发明人： 内海智之 ,  大关正一 ,  须田晃一

IPC分类号： H01L29/70 ,  H01L29/78

CPC分类号： H01L29/4232 ,  H01L29/42312 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/7393 ,  H01L29/7395 ,  H01L29/7801 ,  H01L29/7809 ,  H01L29/7816

摘要： 绝缘门控晶体管包括第一半导体区、包括多个部分的第二半导体区、第三半导体区、第四半导体区、第一主电极和第二主电极，其中在第一主表面平面上经由绝缘层设置金属布线层，通过上述的主电极设置与第一主电极绝缘的多个区域，以及金属布线层通过绝缘层经由与主电极绝缘的区域与控制电极电连接。

公开(公告)号：CN1149648C

公开(公告)日：2004-05-12

申请号：CN00808253.7

申请日：2000-05-19

申请人： 艾利森电话股份有限公司

发明人： T·约翰松

IPC分类号： H01L21/331 ,  H01L29/70 ,  H01L29/06

CPC分类号： H01L29/66242 ,  H01L29/7378

摘要： 公开一种应用外延的台面结构并利用极少数量的掩模来制造低压高频硅功率晶体管的方法。并提供一种低压高频硅晶体管芯片(20)，它表现为一种外延台面工艺的硅功率器件。该硅晶体管布局表现为一种具有许多单台面集电极结构(21)的集电极朝上的器件。所述晶体管在工作时利用其衬底作为朝下的发射极，而且基极及集电极区连同焊片(23，25)一起朝上，由此通过采用发射极作为衬底来几乎完全地消除基极至集电极的寄生电容。此外还讲述了这种新结构的被减少的必要制造工艺步骤。

公开(公告)号：CN1129966C

公开(公告)日：2003-12-03

申请号：CN00100367.4

申请日：2000-01-19

申请人： 中国科学院物理研究所

发明人： 吕惠宾 ,  戴守愚 ,  陈凡 ,  赵彤 ,  周岳亮 ,  陈正豪 ,  王焕华 ,  何萌 ,  杨国桢

IPC分类号： H01L29/12 ,  H01L29/70 ,  H01L21/328

摘要： 本发明涉及电子学晶体管技术领域。本发明将掺杂的n型和p型钛酸钡薄膜材料进行叠层外延在一起，形成p-n结、p-n-p结、n-p-n结或多结结构，构成钛酸钡二极管、三极管、多基极三极管或多发射极三极管。本发明提供的钛酸钡晶体管，工艺简单，结面更锐，稳定性好，故将成为一种广泛应用的电子器件，尤其是在存储器、光探测等方面会有特殊应用，亦可发展成为钛酸钡集成电路。

公开(公告)号：CN1306309A

公开(公告)日：2001-08-01

申请号：CN00100367.4

申请日：2000-01-19

申请人： 中国科学院物理研究所

发明人： 吕惠宾 ,  戴守愚 ,  陈凡 ,  赵彤 ,  周岳亮 ,  陈正豪 ,  王焕华 ,  何萌 ,  杨国桢

IPC分类号： H01L29/12 ,  H01L29/70 ,  H01L21/328

摘要： 本发明涉及电子学晶体管技术领域。本发明将掺杂的n型和p型钛酸钡薄膜材料进行叠层外延在一起,形成p－n结,p－n－p结,n－p－n结和多结结构,构成钛酸钡二极管,三极管,多基极三极管和多发射极三极管。本发明提供的钛酸钡晶体管,工艺简单,结面更锐,稳定性好,故将成为一种广泛应用的电子器件,尤其是在存储器、光探测等方面会有特殊应用,亦可发展成为钛酸钡集成电路。

公开(公告)号：CN1209647A

公开(公告)日：1999-03-03

申请号：CN97116252.2

申请日：1997-08-27

申请人： 张爱珍

发明人： 张爱珍

IPC分类号： H01L21/33 ,  H01L29/70

摘要： 一种双极型静态感应晶体管的制造方法。它是在外延层上大面积扩磷形成N+区,在N+区内刻多条穿透磷N+区的槽,在槽内扩硼形成P+栅区,未被刻的N+区作为源区。采用这种方法,能使源N+区和栅P+区之间完全自对准,使单元图形的重复间距变小,其结果增加了本晶体管的电流密度,缩短了本晶体管的关断时间,加快了本晶体管的开关速度,提高了本晶体管的生产成品率。

公开(公告)号：CN1077569A

公开(公告)日：1993-10-20

申请号：CN93102116.2

申请日：1993-03-04

申请人： 北京大学

发明人： 张利春 ,  钱钢 ,  何美华 ,  王阳元 ,  赵渭江

IPC分类号： H01L21/322 ,  H01L21/328 ,  H01L21/82 ,  H01L27/02 ,  H01L29/70

摘要： 本发明提供了一种可有效减小双极晶体管集电电容的新方法，即对器件外基区下对应的外延层区域进行高能离子注入，通过杂质补偿达到减小集电结电容的目的。本发明用于硅双极器件，不影响晶体管的静态特性，能明显改善晶体管的频率特性；用于超高速硅双极集成电路，可使电路速度大大提高。

公开(公告)号：CN1018112B

公开(公告)日：1992-09-02

申请号：CN89100478.5

申请日：1989-01-23

申请人： 菲利浦光灯制造公司

发明人： 约翰·内斯·威廉马斯·阿德里安纳斯·范德韦尔登 ,  亨利卡斯·戈迪弗里达斯·拉斐尔·马斯 ,  马奎赖特·玛丽亚·凯瑟 ,  琳娜·范伊尔塞-施夫马赫

IPC分类号： H01L29/70 ,  H01L21/285 ,  H01L29/06

CPC分类号： H01L29/42304 ,  H01L29/7325 ,  Y10S148/125

摘要： 半导体器件及其制造方法，该器件的单晶硅区域3包括第一区9和邻近的第二区10，其侧面由埋没的氧化层4和重叠的掺杂多晶硅层5所包围。硅层5侧面由氧化硅层6同区域3分开，并邻接区域3的上表面的窄边缘部分上的第一区9，后者具有与硅层5相同的导电类型。硅层5由以自对准方式形成的氧化物带12A与电极层11分开，而具有由氧化物带确定的宽度的至少一个掺杂连接区13位于第一和第二区之间，并位于氧化物带12A的下面。

公开(公告)号：CN85107336A

公开(公告)日：1987-05-20

申请号：CN85107336

申请日：1985-10-03

申请人： 南京电子器件研究所

发明人： 朱恩均

IPC分类号： H01L29/70 ,  H01L29/00

摘要： N型半导体基片用离子注入工艺制成P型基区之后，用任何一种工艺方法例如CVD法淀积满足下列要求的发射极材料：1)宽禁带、低空穴迁移率；2)电子亲和势低；3)与衬底材料间的界面态密度低、同时能重掺杂。则可制成二维电子气发射极半导体器件，即在发射极结界面的衬底材料一侧形成相当于重掺杂发射极的二维电子气层的半导体器件。