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公开(公告)号：CN115884602A
公开(公告)日：2023-03-31
申请号：CN202211732320.7
申请日：2022-12-30
Applicant: 中国科学院微电子研究所 , 北方集成电路技术创新中心(北京)有限公司
Abstract: 本发明涉及一种基于铁电/铁磁材料耦合的双模式电压调控MRAM存储单元及其调控方法，电压调控单元在隧道结中的自由层与底电极之间施压电压，通过施加电压调控铁电层，使得铁电层可在未击穿状态和击穿状态之间切换；当铁电层处于未击穿状态时，影响自由层的磁各向异性能发生可逆的变化；当铁电层处于击穿状态时，影响自由层的永久性磁矩增大，使得自由层的磁各向异性能发生非易失性变化。
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公开(公告)号：CN115845628A
公开(公告)日：2023-03-28
申请号：CN202211576202.1
申请日：2022-12-08
Applicant: 中国科学院微电子研究所
Abstract: 本发明提供了一种纳米结构的制备方法及纳米结构，该纳米结构的制备方法通过先在衬底上交替重复的层叠第一材料层和第二材料层，形成叠层；之后在叠层上表面形成线槽图案，并刻蚀叠层至衬底的表面，将线槽图案转移到叠层中；再在叠层的线槽图案中填充成型材料，去除叠层中剩余的第一材料层或第二材料层，从而在叠层内形成阵列排列的纳米孔图案。相比现有方式，既能够保证纳米孔图案呈规律的几何阵列排列，而且还能够通过调整线槽图案的线槽间距、第一材料层及第二材料层的厚度，控制纳米孔的直径与密度。
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公开(公告)号：CN115763255A
公开(公告)日：2023-03-07
申请号：CN202211462896.6
申请日：2022-11-21
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/78
Abstract: 本发明提供了一种半导体结构的制备方法及半导体结构，该半导体结构的制备方法通过先在第一硅衬底上沉积由二氧化硅和氮化硅交替层叠形成的叠层，并在叠层中刻蚀形成线条沟槽图案；之后填充锗硅材料，并在叠层的上方外延生长第一锗硅层，使外延第一锗硅层过程中产生的缺陷尽量多的限制在线条沟槽图案中，减少最后制备出的第一锗硅层内部的晶格缺陷。之后在第一锗硅层上方形成二氧化硅层或氮化硅层，对第一硅衬底、叠层、第一锗硅层及二氧化硅层或氮化硅层进行退火处理，以使第一锗硅层内部产生拉应力，再去除位于第一锗硅层上方的二氧化硅层或氮化硅层，实现高质量的SixGe1‑xOI衬底的制备。
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公开(公告)号：CN115732541A
公开(公告)日：2023-03-03
申请号：CN202211515818.8
申请日：2022-11-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/08 , H01L21/336 , H01L29/78
Abstract: 本发明提供一种MOS器件的制备方法，包括：提供衬底，衬底上形成有栅区、源/漏区，并在衬底上的介质层中形成有通孔，通孔暴露出源/漏区的表面；对源/漏区进行掺杂；对掺杂后的源/漏区进行预非晶化处理，以使源/漏区表面形成非晶层；使用氧化工艺处理源/漏区，使杂质靠近非晶层实现分凝；去除被氧化的非晶层；在源/漏区表面形成金属硅化物。本发明能够降低源漏接触电阻。
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公开(公告)号：CN115696932A
公开(公告)日：2023-02-03
申请号：CN202211362443.6
申请日：2022-11-02
Applicant: 中国科学院微电子研究所
Abstract: 本申请实施例提供了一种相变存储器的制造方法，通过在第一方向刻蚀第一相变存储层形成第一层相变存储结构，而后在第二方向刻蚀第一相变存储层和第二相变存储层形成第一连续相变存储结构，该结构中包括已经经过2次刻蚀的第一层相变存储层，形成1个立体的相变存储单元，继续在第一方向刻蚀第二相变存储层形成第二层相变存储结构，此时第二相变存储层也经过2次刻蚀，形成另外1个立体的相变存储单元，也就是说，通过总共3次刻蚀，形成了包括2个相变存储单元的三维相变存储器，大大降低了相变存储器在制造过程中的刻蚀次数，降低刻蚀成本，简化了制造流程，提高制造效率。
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Patent Agency Ranking
公开(公告)号：CN115547815A
公开(公告)日：2022-12-30
申请号：CN202211065605.X
申请日：2022-09-01
Applicant: 中国科学院微电子研究所
IPC: H01L21/027 , G03F1/76 , G03F1/46
Abstract: 本发明涉及一种新的叠层结构，通过将传统叠层结构中的旋涂有机碳层替换成能够利用显影液图形化的有机涂层，避免了干法刻蚀对工艺要求苛刻的问题，降低了图形转移成本。此外，本发明的有机涂层还能够通过湿法去除，当需要返工时，通过湿法去除有机涂层，即可分离出衬底，大大降低返工难度，并且不对衬底造成损伤，从而避免形成缺陷。本发明还涉及上述叠层结构的制备方法、图形转移方法和返工方法。
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公开(公告)号：CN115083501A
公开(公告)日：2022-09-20
申请号：CN202110275054.9
申请日：2021-03-15
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: G11C29/12
Abstract: 本申请公开了一种测试元件组及测试方法，通过将设计于存储器中的位线感测放大器的电路结构复制到测试元件组中，并将每一位线感测放大器中用于连接位线和参考位线的端子分别作为测试端的同时，将用于连接位线的端子合并起来连接到一电压输入线，将用于连接参考位线的端子合并起来连接到另一电压输入线，从而通过向两条电压输入线同时输入电源电压或接地电压，以选择性测量各个位线感测放大器在两种输入情况下的电流。由于位线感测放大器是影响存储器读写速度的主要电路，因此测量的电流分布可以反映存储器的局部差异数据，由这些局部差异数据可以对半导体存储器器件的读写速度进行评估。
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公开(公告)号：CN113380942B
公开(公告)日：2022-09-16
申请号：CN202110610839.7
申请日：2021-05-31
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种约瑟夫森结的制备方法及约瑟夫森结，包括以下步骤：提供一衬底，在衬底上形成牺牲层，在牺牲层上形成感光层，在牺牲层中形成第一沟道，在感光层中形成第二沟道；衬底在第一沟道、第二沟道处形成衬底暴露区；在衬底暴露区、感光层表面形成第一超导金属材料层；氧化第一超导金属材料层，形成第一绝缘材料层；去除牺牲层和感光层；去除第一超导金属材料层表面的第一绝缘材料层；氧化第一超导金属材料层，形成第二绝缘材料层；在第二绝缘材料层表面、衬底表面形成第二超导金属材料层；图形化第二超导金属材料层，刻蚀至第二绝缘材料层，第二超导金属材料层与带有第二绝缘材料层的第一超导金属材料层交叉形成约瑟夫森结。
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公开(公告)号：CN112635314B
公开(公告)日：2022-09-02
申请号：CN202011436076.0
申请日：2020-12-10
Applicant: 中国科学院微电子研究所
IPC: H01L21/28 , H01L29/417 , H01L21/336
Abstract: 本发明涉及一种形成源/漏接触的方法及晶体管的制作方法。形成源/漏接触的方法：刻蚀出源极接触孔和漏极接触孔，所述源极接触孔底部为所述源极裸露的表面，所述漏极接触孔底部为所述漏极裸露的表面；在所述源极接触孔和所述漏极接触孔内选择性外延生长高掺杂的SixGe1‑x层，所述高掺杂的类型与源极、漏极的掺杂类型相同，0≤x≤1；在所述源极和所述漏极裸露的表面形成激光吸收层，其余结构表面形成激光反射层；对所述激光吸收层进行激光退火，发生熔融；去除所述激光吸收层和所述激光反射层；之后在所述源极接触孔和所述漏极接触孔内分别沉积金属，形成源极接触和漏极接触。本发明能有效降低源漏接触电阻。
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公开(公告)号：CN114709222A
公开(公告)日：2022-07-05
申请号：CN202210167253.2
申请日：2022-02-23
Applicant: 中国科学院微电子研究所
IPC: H01L27/12 , H01L23/552 , H01L21/762
Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于抑制环栅晶体管中寄生沟道的漏电，提升包括该环栅晶体管的半导体器件的工作性能。所述半导体器件包括：衬底、环栅晶体管和隔离层。环栅晶体管形成在衬底上。隔离层至少填充在衬底与环栅晶体管具有的栅堆叠结构之间，且隔离层至少位于环栅晶体管具有的沟道的下方。隔离层覆盖衬底的面积小于或等于栅堆叠结构覆盖衬底的面积。本发明提供的半导体器件的制造方法用于制造上述半导体器件。
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