-
公开(公告)号：CN118510375A
公开(公告)日：2024-08-16
申请号：CN202310117475.8
申请日：2023-02-15
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种约瑟夫森结制备方法及超导电子器件制备方法，先形成呈条状的上电极超导线条，然后将上电极超导线条刻蚀形成块状的上超导电极，相对直接形成块状的超导电极能够更加精确的控制约瑟夫森结的尺寸，提高制备得到的超导电子器件的工作性能及稳定性；同时，由于上电极超导线条的材料与第一绝缘层的材料相比，刻蚀选择比更高，刻蚀形成上超导电极时，不会对第一绝缘层产生影响，而且，控制刻蚀形成上超导电极的刻蚀方向及刻蚀时间，通过过刻可以使形成的上超导电极的下表面表面积做到更小，也即使得形成的约瑟夫森结尺寸做到更小，提高制备得到的超导电子器件的工作性能。
-
公开(公告)号：CN113987993B
公开(公告)日：2024-08-16
申请号：CN202111249698.7
申请日：2021-10-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/392 , G06F119/02
Abstract: 本发明公开了一种超导集成电路的功耗分析方法和装置、存储介质和终端，其中方法包括：获取原理图数据和版图数据，基于原理图数据对待分析电路中的耗能器件进行仿真获取耗能器件的功耗数据，并获取所有耗能器件与对应时间功耗的映射关系；基于版图数据对版图进行重建获取重建版图，基于所属单元门的源点坐标和旋转方向分别获取所有耗能器件的绝对坐标；将所有耗能器件与对应时间功耗的映射关系和所有所述耗能器件的绝对坐标进行匹配，获取待分析电路的功耗等高线数据，并对功耗等高线数据进行渲染获取所述待分析电路的功耗分析结果。即本发明方法可用于辅助超导集成原理图、版图设计，优化超导集成电路的功耗设计，提高超导集成电路设计的可靠性。
-
公开(公告)号：CN113098435B
公开(公告)日：2024-06-18
申请号：CN202110367341.2
申请日：2021-04-06
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03H9/72 , G01R31/3181
Abstract: 本发明提供一种超导高频降频模块和方法，接收高频时钟信号，将所述高频时钟信号转换成降频时钟子信号和二倍时钟信号，基于二倍时钟信号进行复位，对测试信号进行周期性选择抽样，从而将所述测试信号转换为降频测试信号；本发明还提供一种超导高频测试系统和方法基于线性反馈移位寄存器进行实现；本发明的电路结构相对比较简单；可以实现持续性的高频测试，更符合待测电路的实际工作情况；数据降频系统通过对输出的GHz级别的高频信号进行降频处理，将频率降低到KHz级别，可以直接输出，简化了整个测试系统。
-
公开(公告)号：CN113065301B
公开(公告)日：2024-06-14
申请号：CN202110426087.9
申请日：2021-04-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/33
Abstract: 本发明提供一种提高超导集成电路工作范围的方法，包括：基于工作原理确定第一信号与第二信号的时序关系，其中，所述第二信号滞后于所述第一信号，并获取所述第一信号及所述第二信号的延时偏离范围；调整所述第一信号及所述第二信号的延时时间，确保所述第二信号的最小延时偏离时间大于所述第一信号的标准延时时间。本发明针对不确定度较大的超导工艺，能在较大程度上有效地提高集成电路的工作范围。
-
公开(公告)号：CN117881269A
公开(公告)日：2024-04-12
申请号：CN202211209042.7
申请日：2022-09-30
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H10N60/01
Abstract: 本发明提供一种分步刻蚀的约瑟夫森结制备方法，至少包括：1)提供衬底，于衬底表面依次沉积第一超导材料层、势垒层、第二超导材料层；2)利用光刻和显影工艺，在第二超导材料层表面形成第一光刻胶图形，将第一光刻胶图形作为掩模，刻蚀部分第二超导材料层，以形成上电极和覆盖势垒层的超导薄层，去除第一光刻胶图形；3)利用光刻和显影工艺，在上电极和超导薄层表面形成第二光刻胶图形，将第二光刻胶图形作为掩模，依次刻蚀超导薄层和势垒层，去除第二光刻胶图形；4)刻蚀第一超导材料层，以形成下电极。本发明在刻蚀势垒层之前，在其表面保留了很薄的一层超导材料层，可以隔绝光刻显影时势垒层与显影液的反应，避免生成黑色反应物。
-
Patent Agency Ranking
公开(公告)号：CN113779924B
公开(公告)日：2023-09-12
申请号：CN202111093209.3
申请日：2021-09-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/394
Abstract: 本发明公开了一种超导集成电路的布线优化方法和装置、存储介质和终端，其中方法包括：基于待优化电路的版图信息和电路网表获取逻辑门坐标互连线，对所有坐标互连线进行布线运算，将布线成功的运算结果存储到预设数据库中，并将布线失败对应的坐标互连线添加到失败队列中；基于失败队列获取最优布线结果；再分别基于减少路径延时方式和/或增加路径延时方式对最优布线结果中的时钟互连线和信号互连线进行优化，得到待优化电路的优化布线结果。本发明实现了超导集成电路布局后的自动布线问题，降低设计成本，减少手动布线所带来的设计时间开销。
-
公开(公告)号：CN116566381A
公开(公告)日：2023-08-08
申请号：CN202310540285.7
申请日：2023-05-12
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K19/0175
Abstract: 本发明提供一种用于超导信号转换的接口电路包括：超导时钟模块将接收到的一路单磁通量子时钟信号复制成两路相同的单磁通量子时钟信号，分别作为接口电路的基准时钟以及用于校准的输出时钟；保护模块基于时钟基准对单磁通量子进行单向传输，并通过削弱回流电流对超导时钟模块进行隔离保护；超导量子干涉模块将单磁通量子与模拟信号转换成单磁通量子脉冲。本发明的用于超导信号转换的接口电路及装置，通过调节超导时钟模块、保护模块及超导量子干涉模块中的电感和约瑟夫森结的临界电流，使单磁通量子与模拟信号转换成单磁通量子脉冲，便于超导电路与室温半导体电路的互联，极大提高了信号传输的准确性与可靠性，增强了超导电路的延展性。
-
公开(公告)号：CN113642280A
公开(公告)日：2021-11-12
申请号：CN202010345034.X
申请日：2020-04-27
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/392 , G06F30/3953 , G06F30/398
Abstract: 本发明提供一种超导集成电路的布局方法，包括：基于标准单元库建立以器件管脚为数据主体的数据库，数据库包括时序及物理信息；基于数据库进行静态时序分析，得到每个管脚的时序信息；基于各管脚的时序信息及器件的逻辑深度确定各管脚的优先级，对优先级高的管脚进行直连，以构造初始布局结果；基于初始布局结果利用最小通道密度算法检查可布线性，若存在不可布线的通道，将挡住布线的器件移开，留出足够的布线空间后走线；否则直接走线。本发明的超导集成电路的布局方法实现了基于版图的静态时序分析算法，继而利用时序分析结果，考虑电路本身多种物理属性，完成自动布局，节省设计面积，同时布局结果无需额外走线资源。
-
公开(公告)号：CN113065301A
公开(公告)日：2021-07-02
申请号：CN202110426087.9
申请日：2021-04-20
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/33
Abstract: 本发明提供一种提高超导集成电路工作范围的方法，包括：基于工作原理确定第一信号与第二信号的时序关系，其中，所述第二信号滞后于所述第一信号，并获取所述第一信号及所述第二信号的延时偏离范围；调整所述第一信号及所述第二信号的延时时间，确保所述第二信号的最小延时偏离时间大于所述第一信号的标准延时时间。本发明针对不确定度较大的超导工艺，能在较大程度上有效地提高集成电路的工作范围。
-
公开(公告)号：CN112949229A
公开(公告)日：2021-06-11
申请号：CN202110340321.6
申请日：2021-03-30
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/32
Abstract: 本发明提供一种超导高速存储器，包括：输入缓冲阵列，用于并行暂存输入数据；存储阵列，连接于输入缓冲阵列的输出端，包括多个存储块，用于并行存储输入缓冲阵列输出的数据；输出缓冲阵列，连接于存储阵列的输出端，用于并行暂存存储阵列输出的数据；地址译码控制电路，连接输入缓冲阵列、存储阵列及输出缓冲阵列，分别为输入缓冲阵列及第二缓冲阵列提供有效信号，为存储阵列提供置位信号及复位信号。本发明的超导高速存储器架构简单，可以对并行数据进行存储，拓展了目前应用超导电路实现的高速存储器只能存储串行数据的现状，且无需加入额外的并串转换电路，简化了设计、缩短了存取时间、也降低了片上硬件资源的消耗。
-
-
-
-
-
-
-
-
-
Search Results
89
records
(took 0.085 seconds)
