-
公开(公告)号：CN113485882A
公开(公告)日：2021-10-08
申请号：CN202110827775.6
申请日：2021-07-21
Applicant: 鹏城实验室
Abstract: 本发明公开了一种芯片验证方法、装置和计算机可读存储介质，通过在接收到验证指令后，对待验证模块的环境参数进行初始化；根据脚本从预设目录中解析并提取第一电子表单中的配置信息，并根据所述配置信息进行验证，获得对应的验证结果；将所述验证结果映射预设第二电子表单，以判断验证是否通过。本发明能够实现全自动化验证。
-
公开(公告)号：CN113422756A
公开(公告)日：2021-09-21
申请号：CN202110582358.X
申请日：2021-05-26
Applicant: 鹏城实验室
IPC: H04L29/06
Abstract: 本发明公开一种验证数据传输方法，用于速率转换装置，速率转换装置分别与计算机和硬件仿真加速器连接；方法包括以下步骤：接收硬件仿真加速器发送的验证数据，验证数据是对待验证芯片进行验证获得，验证数据的波特率与硬件仿真加速器的数据传输协议的第一时钟对应；利用第一时钟，从所述验证数据中提取第一目标内容，并利用所述第二时钟，将所述第一目标内容转换为第一发送数据，第一发送数据的波特率与第二时钟对应；将第一发送数据发送至计算机。本发明还公开了一种速率转换装置和验证数据传输系统。利用本发明的方法，硬件仿真加速器的频率不需要降低，可以在较高的性能模式下进行待验证芯片的验证，使得验证效率较高。
-
公开(公告)号：CN113407393A
公开(公告)日：2021-09-17
申请号：CN202110575993.5
申请日：2021-05-25
Applicant: 鹏城实验室
IPC: G06F11/22
Abstract: 本发明公开一种芯片验证方法，用于终端设备，方法包括以下步骤：基于目标验证计划，创建目标测试用例；将目标测试用例发送到现场可编程逻辑门阵列FPGA测试装置，以使FPGA测试装置利用目标测试用例，对FPGA测试装置中的待测试芯片进行测试，以获得测试数据；从FPGA测试装置获取测试数据；将测试数据发送至验证平台，以使验证平台，基于测试数据，获得待测试芯片的功能覆盖率；基于接收到的验证平台返回的功能覆盖率，获得待测试芯片的验证结果。本发明还公开一种终端设备、验证平台以及计算机可读存储介质。利用本发明的芯片验证方法，达到了提高芯片验证效率的技术效果。
-
公开(公告)号：CN113342528A
公开(公告)日：2021-09-03
申请号：CN202110663097.4
申请日：2021-06-15
Applicant: 鹏城实验室
IPC: G06F9/50
Abstract: 本发明公开了指令处理方法及处理器，该方法包括：确定处理器的目标工作模式；在目标工作模式为第一工作模式时，每周期处理至少两条不相同的待执行指令；在目标工作模式为第二工作模式时，每周期处理至少两条相同的待执行指令，并比对至少两个相同的待执行指令的执行结果，根据执行结果确定是否出现异常。本发明不仅实现了硬件资源的复用，节约了资源，还能够在同一个处理器中支持两种工作模式，并且支持模式的动态切换，提高了处理器处理指令时的灵活性。
-
公开(公告)号：CN112241556B
公开(公告)日：2021-04-09
申请号：CN202011499907.9
申请日：2020-12-18
Applicant: 鹏城实验室
IPC: G06F21/75
Abstract: 本发明公开了一种控制电路的中断管理方法、装置、设备及存储介质，基于随机控制器获取初始种子，根据所述初始种子生成随机序列，并将所述随机序列分别发送至PLIC与处理器核；当检测到所述PLIC中输出中断信号时，基于所述PLIC将所述随机序列作为目标随机序列发送至所述处理器核；基于所述处理器核确定所述目标随机序列与所述随机序列是否相同，若所述目标随机序列与所述随机序列相同，则触发中断并执行中断事务。本发明将PLIC输出的单比特信号替换成随机控制器生成的多比特随机序列，由于随机序列比单比特信号或固定编码信号的安全性更高，有利于提高中断信号的安全性。
-
Patent Agency Ranking
公开(公告)号：CN112527362A
公开(公告)日：2021-03-19
申请号：CN202110180065.9
申请日：2021-02-08
Applicant: 鹏城实验室
Abstract: 本发明涉及计算机技术领域，公开了一种FPGA测试程序更新方法、装置、电子设备及存储介质。所述方法包括：获取对应于FPGA验证模块的初始FPGA比特流，并根据初始FPGA比特流对FPGA验证模块进行配置，得到初始配置后的FPGA验证模块；根据测试任务获取更新测试文件，并根据更新测试文件生成部分更新比特流；根据部分更新比特流对初始配置后的FPGA验证模块的可重构区域进行配置，以实现测试程序更新。本发明通过指令存储器所在的可重构区域的动态更换功能，从而实现测试程序的更新，仅需综合一次完整的FPGA，不同的测试程序通过综合可重构区域，生成部分重构比特流，减小了各比特流的大小，缩短了所需时间。
-
公开(公告)号：CN111930444B
公开(公告)日：2021-02-05
申请号：CN202011107190.9
申请日：2020-10-16
Applicant: 鹏城实验室
IPC: G06F9/445 , G06F30/327 , G06F11/36
Abstract: 本发明公开了一种处理器核验证的指令耦合装置、方法、设备及存储介质，处理器核验证的指令耦合装置包括：配置信息解析器、约束求解器、指令生成器和指令发射器，配置信息解析器用于将处理器核中测试用例的配置信息解析为第一约束数据；约束求解器用于基于第一约束数据进行约束求解，确定求解约束的结果，基于第一约束数据生成第二约束数据；指令生成器用于基于第二约束数据生成耦合指令或非耦合指令；指令发射器用于将耦合指令或非耦合指令发送至驱动器，将生成的指令信息反馈至约束求解器。本发明将配置信息和指令发射器中的指令信息耦合，使得各个指令之间相互关联和依赖，提升了测试覆盖率收敛效率。
-
公开(公告)号：CN112241556A
公开(公告)日：2021-01-19
申请号：CN202011499907.9
申请日：2020-12-18
Applicant: 鹏城实验室
IPC: G06F21/75
Abstract: 本发明公开了一种控制电路的中断管理方法、装置、设备及存储介质，基于随机控制器获取初始种子，根据所述初始种子生成随机序列，并将所述随机序列分别发送至PLIC与处理器核；当检测到所述PLIC中输出中断信号时，基于所述PLIC将所述随机序列作为目标随机序列发送至所述处理器核；基于所述处理器核确定所述目标随机序列与所述随机序列是否相同，若所述目标随机序列与所述随机序列相同，则触发中断并执行中断事务。本发明将PLIC输出的单比特信号替换成随机控制器生成的多比特随机序列，由于随机序列比单比特信号或固定编码信号的安全性更高，有利于提高中断信号的安全性。
-
公开(公告)号：CN111931161B
公开(公告)日：2021-01-12
申请号：CN202010944745.9
申请日：2020-09-10
Applicant: 鹏城实验室
IPC: G06F21/44
Abstract: 本发明公开了一种基于RISC‑V处理器的芯片验证方法、设备及存储介质，步骤包括：获取精简指令集计算机RISC‑V处理器中的RISC‑V测试激励，基于所述RISC‑V处理器中的RISC‑V参考模型确定所述RISC‑V测试激励对应的预期值序列；基于所述RISC‑V处理器中的寄存器转换级电路RTL代码确定所述RISC‑V测试激励对应的匹配值序列；基于所述匹配值序列和所述预期值序列对所述RISC‑V处理器进行验证。由此可知，本发明实现通过实时获取RISC‑V测试激励，通过RISC‑V参考模型确定RISC‑V测试激励对应的预期值序列，并通过RTL代码确定RISC‑V测试激励对应的匹配值序列，基于匹配值序列和预期值序列将RISC‑V处理器进行芯片验证，从而减少了芯片验证的不相干信息，降低了log文件容量，从而提升了芯片验证的验证效率。
-
公开(公告)号：CN111931161A
公开(公告)日：2020-11-13
申请号：CN202010944745.9
申请日：2020-09-10
Applicant: 鹏城实验室
IPC: G06F21/44
Abstract: 本发明公开了一种基于RISC-V处理器的芯片验证方法、设备及存储介质，步骤包括：获取精简指令集计算机RISC-V处理器中的RISC-V测试激励，基于所述RISC-V处理器中的RISC-V参考模型确定所述RISC-V测试激励对应的预期值序列；基于所述RISC-V处理器中的寄存器转换级电路RTL代码确定所述RISC-V测试激励对应的匹配值序列；基于所述匹配值序列和所述预期值序列对所述RISC-V处理器进行验证。由此可知，本发明实现通过实时获取RISC-V测试激励，通过RISC-V参考模型确定RISC-V测试激励对应的预期值序列，并通过RTL代码确定RISC-V测试激励对应的匹配值序列，基于匹配值序列和预期值序列将RISC-V处理器进行芯片验证，从而减少了芯片验证的不相干信息，降低了log文件容量，从而提升了芯片验证的验证效率。
-
-
-
-
-
-
-
-
-
Search Results
64
records
(took 0.026 seconds)
