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公开(公告)号：CN119395342A
公开(公告)日：2025-02-07
申请号：CN202411507630.8
申请日：2024-10-28
Applicant: 电子科技大学
Abstract: 本发明公开了一种数字示波器中复杂信号的多域同步实时分析显示方法，首先利用触发模块控制存储器存储采样数据并记录采样数据存储的起始位置，上位机按照起始位置从存储器读取数据并分成两路，一路通过时域显示窗口进行显示；另一路送入多域分析模块，根据数字示波器设置的显示方式，通过全景分析模块进行全景分析实时显示，通过细节分析模块进行细节分析实时显示，这样就解决了测量过程中对信号不能进行多域分析或进行多域分析时全景与细节不能兼顾的问题。
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公开(公告)号：CN119375527A
公开(公告)日：2025-01-28
申请号：CN202411457321.4
申请日：2024-10-18
Applicant: 电子科技大学
IPC: G01R13/02 , G01R23/167
Abstract: 本发明公开了一种智能示波器的自适应高精度采集方法，先基于频谱感知技术提取待测信号的频谱特征分布，然后根据频谱特征分布判断待测信号的类型，并根据不同的信号类型自适应匹配对应的采样架构，实现带宽和采样率的自适应动态配置；最后采用自适应滤波对采集数据中的带外噪声进行细化滤波，通过自动配置有效观测带宽获取有效的观测数据，提高了采集精度。
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公开(公告)号：CN118944634A
公开(公告)日：2024-11-12
申请号：CN202410970720.4
申请日：2024-07-19
Applicant: 电子科技大学
Abstract: 本发明公开了一种示波器的数字化高低频抑制触发方法，先通过串并转换将ADC采样数据降速至FPGA时钟频率，获取到N路并行数据，再设计并行CIC滤波器进行抗混叠抽取，将N路数据转换为串行数据。设计串行CIC滤波器对串行数据进行高倍率抽取，以降低后级滤波器设计难度。利用MATLAB产生所需的FIR低通滤波器系数并送入FPGA中的滤波器，对串行抽取后的信号进行滤波，并将滤除高频成分的信号送入触发模块，实现高频抑制。将抗混叠抽取后的信号与通过低通滤波器的信号作差，获取到信号的高频成分送入触发模块，实现低频抑制。用户可以通过上位机控制数据选择器实现高频抑制或低频抑制。
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公开(公告)号：CN118264247A
公开(公告)日：2024-06-28
申请号：CN202410277197.7
申请日：2024-03-11
Applicant: 电子科技大学
IPC: H03M1/10
Abstract: 本发明公开了一种时间交替采集系统的频响误差综合校正方法，先设置时间交替采集系统的带宽、采样率以及综合校正滤波器组的频域点数；然后利用点频法测量测量不同通道的相对频响以及系统整体归一化幅频响应，同时利用广谱信号测量系统与理想系统的相频差异，计算对应的校正频响；接着计算综合校正滤波器组的频响，从而设计出综合校正滤波器组；最后将测量系统各通道的输出拼合后输入至综合校正滤波器组，经过各个子滤波器的滤波处理得到滤波结果，再经过一个数据选择器获得最终的校正结果。
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公开(公告)号：CN117155385A
公开(公告)日：2023-12-01
申请号：CN202310896495.X
申请日：2023-07-20
Applicant: 电子科技大学
Abstract: 本发明公开了一种TIADC系统失配误差双级校正方法，将TIADC系统的失配误差校正分为了两级，第一级是指在固定频点下完成了校正初始化后，利用ADC的偏置、增益、延迟可控特性来校正ADC的偏置、增益、相位误差，保证系统的失配误差校正到上位机上设定的误差阈值范围内；第二级是在一级校正的基础上对多个采集通路的频响失配误差进行校正，具体过程为：首先向采集系统输入扫频信号，上位机根据各个频点下采集系统的响应获取各个ADC采集通路的频响，再基于理想频响进行误差提取滤波器设计，然后上位机计算出误差剔除滤波系数并下发至FPGA，FPGA将采集数据进行主从路径划分，分别进行FFT变换和误差剔除后进行IIFT变换，最后对两条路径进行选择输出得到最终的校正信号。
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Patent Agency Ranking
公开(公告)号：CN117054715A
公开(公告)日：2023-11-14
申请号：CN202311028523.2
申请日：2023-08-15
Applicant: 电子科技大学
Abstract: 本发明公开了一种多台数字示波器的采样同步方法，方法主要包括时钟同步和触发同步两个步骤；在时钟同步部分，主设备晶振提供源时钟并输出同步时钟信号给从设备，从设备通过内部计数器得到同步时钟信号的传输延迟时间并进行相位补偿来实现采样时钟同步；在触发同步部分，主从设备设置相同的触发深度，从设备通过FIFO读写使能信号和主设备产生的中间控制信号FIFO_MID建立触发系统，实现触发数据的读写操作，然后FPGA对取出的采集数据做延时处理，补偿边沿检测的确定性延迟和传输路径的不确定延迟，最后对从机触发信号FIFO_MID进行时序调节完成触发同步；当相串连的数字示波器依次完成采样时钟同步和触发同步，最终实现多台数字示波器的采样同步。
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公开(公告)号：CN111966628B
公开(公告)日：2023-04-18
申请号：CN202010748797.9
申请日：2020-07-30
Applicant: 电子科技大学
Abstract: 本发明公开了一种多核组合式大容量数据同步存储方法，采用将内存颗粒和内存条组合起来的方法实现多核组合式大容量数据同步存储；其中，先分别将内存颗粒和内存条视为各自的MIG核，进行多核的数据存储；再对多核的数据进行读写控制，并将多核的数据进行同步处理，将多同步后的数据拼合传送至处理板上；最后对多ADC的多核数据在处理板端进行数据同步和拼合的处理，实现多核组合式大容量数据同步存储。
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公开(公告)号：CN111010089B
公开(公告)日：2022-09-06
申请号：CN201911200232.0
申请日：2019-11-29
Applicant: 电子科技大学
Abstract: 本发明公开了一种抗振型晶体振荡器，采用基于数字电路的闭环式补偿构架，来实现晶体振荡器的高精度补偿。首先采用功分器将加速度补偿晶体振荡器输出信号分成两路，其中一路输出，一路送入相位检测器提取相位信号，并由模数转换器转换为二进制编码形式的相位值，送入微处理器中，通过事先存入的相位值‑补偿电压值二进制编码表，查表得到所需补偿电压值的二进制编码，然后由数模转换器将补偿电压值的二进制编码转换为所需补偿电压，输入到压控晶体振荡器的电压控制端，使振荡器输出相位稳定的信号，最终实现加速度补偿，从而克服了现有加速度补偿晶体振荡器中由于传感器采集加速度与谐振晶片实时加速度不一致且不同步带来的相位误差问题。
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公开(公告)号：CN113533815B
公开(公告)日：2022-06-14
申请号：CN202110725742.0
申请日：2021-06-29
Applicant: 电子科技大学
Abstract: 本发明公开了一种基于时间戳的多通道采样同步方法，先进行多ADC数据同步，再进行多通道采样同步；在多ADC数据同步时，通过FPGA分三次发送同步脉冲至时钟管理器，分别完成时钟同步、数据传输链路建立和时间戳标记，然后FPGA使用千兆收发器接收多片ADC发送的串行通道数据流转换为并行数据，然后对每通道的并行数据进行调序以及增加动态延迟，最终形成最终的用户数据流；多通道采样同步时，先调节ADC时序，然后测量通道间延迟并校正。
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公开(公告)号：CN110557122B
公开(公告)日：2022-04-19
申请号：CN201910910104.9
申请日：2019-09-25
Applicant: 电子科技大学
IPC: H03M1/10
Abstract: 本发明公开了一种基于采样重构滤波器组的TIADC系统频响非一致性误差校正方法，首先测量TIADC系统各ADC的频响，再确定理想频响函数，并利用理想频响和各ADC频响计算采样重构滤波器频响；根据采样重构滤波器频响求得其幅频响应与群延时，然后根据幅频设计第一级线性相位幅频补偿滤波器组，并根据群延时设计第二级全通滤波器组与第三级分数延时滤波器组，再计算整体整数延时，这三级滤波器组构成了采样重构滤波器组；将实际采样数据通过采样重构滤波器组，并根据整体延时确定与实际采样序列对应的重构采样序列，最后根据实际采样序列与重构采样序列计算校正后的采样序列，这样就解决了TIADC系统在较大频响差异下的频响非一致性误差校正问题。
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