公开(公告)号：CN108183136B

公开(公告)日：2021-01-26

申请号：CN201711478511.4

申请日：2017-12-29

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  张强 ,  张忠海 ,  林弥 ,  吕伟锋 ,  白建玲

IPC: H01L29/88

Abstract: 本发明涉及一种新型电压域振荡二极管。本发明包括初始上表面为镓面GaN基底、n+‑qInGaN集电区层、i‑InGaN第一隔离层、i‑InGaN第一势垒层、i‑InGaN量子阱层、i‑GaN第二势垒层、i‑InGaN第二隔离层、n+‑InGaN发射区层、AlN钝化层、集电区金属电极引脚和发射区金属电极引脚。本发明采用GaN基双势垒单量子阱超晶格结构的势垒层极化电场削弱外加电场作用，有效抑制低偏置电压区域带内共振隧穿；利用紧邻集电极势垒的集电区耗尽层作为集电极势垒的辅助势垒，伏安特性在较高偏压区表现为多协调制电流振荡各能级对应电子波函数的共振隧穿与叠加，形成很多个微分负阻区与正电阻区相间排列。

公开(公告)号：CN108649947A

公开(公告)日：2018-10-12

申请号：CN201810240034.6

申请日：2018-03-22

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  张强 ,  王晶 ,  林弥 ,  张忠海 ,  王晓媛 ,  白建玲

IPC: H03K19/20

Abstract: 本发明涉及一种纯量子逻辑电路。本发明包括纯量子逻辑非门计算电路、高压域输出纯量子逻辑计算非门电路、全压域输出纯量子逻辑计算非门电路，三组电路均在欧几里德空间中构建，均包括负载管、驱动管和电源。采用高质量本征GaN基底上外延生长InGaN/GaN/InGaN/AlGaN/InGaN双势垒单量子阱异质结结构的Franz-Keldysh振荡二极管为负载管；本发明可以与传统逻辑算法相结合，实现物联网+云计算平台大数据的超高速搜索，即将这种纯量子逻辑算法作为顶层搜索算法，极速确定云端大数据库中预搜索数据集合，从而剔除冗余搜索；将传统逻辑算法作为底层算法用于在预搜索数据集合中搜索确定元素。

公开(公告)号：CN102157434B

公开(公告)日：2012-12-05

申请号：CN201110056347.4

申请日：2011-03-10

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  齐瑞生 ,  刘怡新 ,  吴倩倩 ,  孔令军 ,  汪洋 ,  赵伟立

IPC: H01L21/762 ,  H01L21/331

Abstract: 本发明涉及一种具有p埋层的纵向沟道SOILIGBT器件单元的制作方法。现有方法制作的SOILIGBT器件在高温、大电流环境下急剧退化甚至失效。本发明方法采用具有隐埋p型层的SOI材料制作纵向沟道SOILIGBT器件，纵向耐压主要靠具有逆向杂质浓度分布的p型隐埋层和具有正向杂质浓度分布的n型顶层半导体形成的反向偏置pn结耗尽层承担，通过十次刻蚀以及七次氧化制作出具有p埋层的纵向沟道SOILIGBT器件单元。本发明方法有效降低器件通态电阻、通态压降和通态功耗，提高器件通态电流和工作效率，并显著改善SOILIGBT器件的性能，提高器件可靠性。

公开(公告)号：CN101819948B

公开(公告)日：2011-11-30

申请号：CN201010136068.4

申请日：2010-03-30

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  苏步春 ,  张亮 ,  孙玲玲 ,  张帆 ,  李文钧

IPC: H01L21/8238 ,  H01L21/8234 ,  H01L21/84

Abstract: 本发明涉及纵向沟道SOI LDMOS的CMOS VLSI集成制作方法。现有方法制作的SOI LDMOS器件没有纵向沟道结构及与之对应的优异性能。本发明通过采用沟槽刻蚀技术实现纵向栅和栅场板结构、台阶式沟槽漏极结构，阱掺杂调整为逆向掺杂分布的离子注入阱和阱欧姆接触掺杂工艺，在源区掺杂的同时进行栅极和漏极掺杂的方法来实现。本发明采用现有SOI CMOS VLSI工艺技术，在稍微增加工艺复杂度与工艺成本条件下使集成功率与射频SOILDMOS器件的电学与热学性能得到显著改善。

公开(公告)号：CN102157561A

公开(公告)日：2011-08-17

申请号：CN201110056314.X

申请日：2011-03-10

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  许生根 ,  刘怡新 ,  吴倩倩 ,  孔令军 ,  汪洋 ,  赵伟立

IPC: H01L29/78 ,  H01L29/06

Abstract: 本发明涉及一种具有p埋层的纵向沟道SOI nLDMOS器件单元。现有产品限制了器件结构与电学特性的改善。本发明包括p型半导体衬底、隐埋氧化层、p型埋层区、n型轻掺杂漂移区、p型阱区、p型欧姆接触区、n型源区、纵向栅氧化层、n型缓冲区、n型漏区、场氧区、纵向n型多晶硅栅极和金属电极引线。器件上部设置有深沟槽纵向栅氧化层、两个场氧化层、纵向n型多晶硅栅极以及金属层。本发明在n型轻掺杂漂移区与隐埋氧化层之间引入p型埋层区，当器件处于正向阻断态且漏源之间存在高压时，形成的反向偏置pn结能够承受器件绝大部分纵向耐压，提高了器件的纵向耐压性能，改善了器件电学特性的热稳定性、耐高温特性和器件的散热特性。

公开(公告)号：CN102157434A

公开(公告)日：2011-08-17

申请号：CN201110056347.4

申请日：2011-03-10

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  齐瑞生 ,  刘怡新 ,  吴倩倩 ,  孔令军 ,  汪洋 ,  赵伟立

IPC: H01L21/762 ,  H01L21/331

Abstract: 本发明涉及一种具有p埋层的纵向沟道SOI LIGBT器件单元的制作方法。现有方法制作的SOI LIGBT器件在高温、大电流环境下急剧退化甚至失效。本发明方法采用具有隐埋p型层的SOI材料制作纵向沟道SOI LIGBT器件，纵向耐压主要靠具有逆向杂质浓度分布的p型隐埋层和具有正向杂质浓度分布的n型顶层半导体形成的反向偏置pn结耗尽层承担，通过十次刻蚀以及七次氧化制作出具有p埋层的纵向沟道SOI LIGBT器件单元。本发明方法有效降低器件通态电阻、通态压降和通态功耗，提高器件通态电流和工作效率，并显著改善SOI LIGBT器件的性能，提高器件可靠性。

公开(公告)号：CN102097482A

公开(公告)日：2011-06-15

申请号：CN201010617144.3

申请日：2010-12-31

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  许生根 ,  陈波 ,  李浩

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/762 ,  H01L21/768

Abstract: 本发明涉及一种集成双纵向沟道SOI LDMOS器件单元。现有产品限制了器件结构与电学特性的改善。本发明中隐埋氧化层将半导体基片分为半导体衬底和轻掺杂漂移区，轻掺杂漂移区两侧分别设置LDMOS的缓冲区和第一低阻多晶硅栅，第一低阻多晶硅栅与轻掺杂漂移区之间设置有纵向栅氧化层。在轻掺杂漂移区顶部设置有阱区和槽氧区，阱区内设置有两个源极和欧姆接触区，槽氧区内嵌入第二低阻多晶硅栅。器件上部设置有三个场氧化层以及金属层。本发明在阱区与漂移区间引入浅槽栅，增加一条纵向导电沟道，提高了器件的跨导和通态电流，降低了通态电阻和通态压降，从而降低了通态功耗，改善了器件的耐高温特性和耐压性能，提高了器件的可靠性。

公开(公告)号：CN1851904A

公开(公告)日：2006-10-25

申请号：CN200610050900.2

申请日：2006-05-24

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  徐文杰 ,  许杰萍 ,  孙玲玲 ,  高明煜 ,  徐丽燕

IPC: H01L21/84 ,  H01L21/331

Abstract: 本发明涉及集成抗ESD二极管的SOI LIGBT器件结构的SOI CMOS VLSI工艺实现方法。现有方法制作的SOI LIGBT器件没有集成抗ESD结构与功能。本发明通过将常规SOI LIGBT器件的SOI CMOS VLSI工艺实现方法中的局部氧化隔离技术改为槽隔离技术实现硅岛隔离，阱掺杂调整为逆向掺杂分布的离子注入阱掺杂工艺，在n+源区掺杂的同时进行阳极短路点掺杂和抗ESD二极管阴极掺杂，并在进行p+源区掺杂和阳极区掺杂之前进行阳极区较低浓度p型掺杂的方法来实现。该方法采用现有SOI CMOS VLSI工艺技术，在几乎不增加工艺复杂度与工艺成本条件下使集成功率与射频SOI LIGBT器件的抗ESD性能得到显著改善。

公开(公告)号：CN109037321B

公开(公告)日：2021-06-01

申请号：CN201810647726.2

申请日：2018-06-22

Applicant: 杭州电子科技大学

Inventor： 王晶 ,  封路 ,  阮良浩 ,  赵文生 ,  张海鹏

IPC: H01L29/739 ,  H01L29/10 ,  H01L29/06 ,  H01L29/165 ,  H01L21/331

Abstract: 本发明公开了石墨烯条带异质结双栅TFET及其开关特性提升方法。如何提高TFET的开态电流是TFET研究的一个重要方向。本发明的源区、漏区以及源区与漏区之间的沟道组成石墨烯条带异质结；沟道由沿源区至漏区方向排布的沟道一段和沟道二段组成；源区、沟道二段和漏区均为扶手椅型石墨烯纳米条带；沟道一段的条带延伸方向与扶手椅型石墨烯纳米条带的延伸方向成一夹角。本发明在关态情况下，沟道一段沿器件长度方向为带隙扶手椅型石墨烯纳米条带，区域态密度为0，起到抑制关态电流的作用；开态情况下，沟道内有电流，沟道一段沿电流传输方向为锯齿型石墨烯条带，沟道一段内无带隙，促进电子在源区与沟道间的量子隧穿效应，提升开态电流。

公开(公告)号：CN108198867A

公开(公告)日：2018-06-22

申请号：CN201711473088.9

申请日：2017-12-29

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  白建玲 ,  林弥 ,  张忠海 ,  郝郗亮 ,  吕伟锋

IPC: H01L29/88 ,  H01L29/06

Abstract: 本发明涉及一种低功耗GaN/AlGaN共振隧穿二极管。本发明包括GaN基底、n+-GaN集电区层、i-GaN第一隔离层、i-AlGaN第一势垒层、i-GaN量子阱层、i-AlGaN第二势垒层、i-GaN或者i-InGaN第二隔离层、n+-GaN发射区层、AlN钝化层、集电区金属电极引脚与发射区金属电极引脚。本发明采用高质量非 极性上表面的外延本征GaN基底上外延生长GaN/AlGaN纳米薄膜制备的共振隧穿二极管。具有足够明显且实用的负微分电阻伏安特性，在足够低的正偏压下具有较低的峰值电流与谷值电流，功耗较低。