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公开(公告)号：CN115207203B
公开(公告)日：2022-12-02
申请号：CN202211121005.0
申请日：2022-09-15
Applicant: 材料科学姑苏实验室
Abstract: 本发明提供一种铝基超导电路中叠层刻蚀的侧壁陡直性实现方法，包括以下步骤：（1）光刻胶图形化；（2）刻蚀开口暴露的铝金属层，开口暴露出介质层；（3）采用原子层沉积法在光刻胶层上表面、开口侧壁以及开口底面上沉积氧化硅层；（4）刻蚀步骤（3）中光刻胶层上表面以及开口底面上的氧化硅层；（5）刻蚀开口侧壁的氧化硅层以及开口暴露的介质层；（6）依次循环重复步骤（3）、步骤（4）、步骤（2）、步骤（5），直至将开口暴露的铝金属层和介质层均刻蚀掉，暴露出衬底，最后去除光刻胶层。采用本发明的方法，可以解决铝基超导电路中金属和非金属叠层刻蚀出现的台阶问题，实现侧壁陡直性。
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公开(公告)号：CN115132910A
公开(公告)日：2022-09-30
申请号：CN202211051919.4
申请日：2022-08-30
Applicant: 材料科学姑苏实验室
Abstract: 本发明涉及一种二能级缺陷表面分布的测量装置及其制备方法，所述测量装置包括电场发生装置以及表面缺陷测量结构；所述表面缺陷测量结构包括底片与顶片；所述顶片设置有电极；所述电极包括光栅电极或网格电极；所述底片设置有比特电路；所述底片与顶片通过微凸点倒装焊连接，形成电极在比特电路正上方的结构；所述电场发生装置连接电极，实现对二能级缺陷表面分布的电场调控。本发明通过在光栅电极或网格电极的不同区域施加电压，从而在比特电路表面的不同位置产生电场，从而实现对二能级缺陷表面分布的电场调控，实现二能级缺陷表面分布的测量。
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公开(公告)号：CN114447204A
公开(公告)日：2022-05-06
申请号：CN202210371353.7
申请日：2022-04-11
Applicant: 材料科学姑苏实验室
Abstract: 本发明提供了一种满足大晶圆尺寸的约瑟夫森结、制备方法和用途，在衬底上制备Ta（110）膜，光刻制备超导电路结构，掩膜光刻形成下电极Ta（110）层，下电极Ta（110）层表面制备Ta2O5氧化层作为中间层，掩膜光刻形成上电极Ta（110）层，制备得到所述的约瑟夫森结。本发明以Ta（110）超导薄膜作为约瑟夫森结的下电极和上电极，其表面的Ta2O5氧化层具有致密、稳定等特点，可采用食人鱼溶液进行钝化、优化，进一步去除光刻残胶，并保证超导电路结构及约瑟夫森结的稳定，具有工艺步骤简洁、稳定可控、集成度高等特点，可制备满足大晶圆尺寸范围内均一、稳定的约瑟夫森结，适用于不同面积的约瑟夫森结的调控。
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公开(公告)号：CN113921691A
公开(公告)日：2022-01-11
申请号：CN202111480542.X
申请日：2021-12-07
Applicant: 材料科学姑苏实验室
Abstract: 本发明提供了一种约瑟夫森结、约瑟夫森结阵列、其制备方法和用途，所述约瑟夫森结的制备方法包括：选用A面蓝宝石作为衬底，基于小的晶格错配度，可制备出表面平整的准外延Ta（110）超导薄膜，作为约瑟夫森结下电极；进一步地，借助氧化或者沉积方法形成致密、稳定且可控的Ta2O5氧化层作为约瑟夫森结中间层；其上再沉积一层Ta超导层作为约瑟夫森结上电极；后兼容光刻和空气桥方案进行超导电路制备及结电极的导通，完成约瑟夫森结阵列制备。所涉及方案中采用化学钝化方式对超导电路及约瑟夫森结进行保护。本发明避免了复杂的悬胶和双倾角蒸镀等工艺步骤，具有工艺步骤简洁，成品率高、可规模化等特点。
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公开(公告)号：CN113887732A
公开(公告)日：2022-01-04
申请号：CN202111123713.3
申请日：2021-09-24
Applicant: 材料科学姑苏实验室
IPC: G06N10/00
Abstract: 本发明公开了一种量子芯片及抑制量子芯片中信号串扰的方法，包括：第一芯片，设置有第一信号线路；第二芯片，设置有第二信号线路，所述第二芯片与所述第一芯片之间通过倒装架构连接，所述第二信号线路与所述第一信号线路在量子芯片的俯视投影面上存在重叠区域；其中，所述第一芯片和所述第二芯片之间设置有空气桥，所述空气桥覆盖所述重叠区域。本发明有效抑制量子芯片上下层信号线信号串扰。
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Patent Agency Ranking
公开(公告)号：CN114335318B
公开(公告)日：2024-10-22
申请号：CN202111619244.4
申请日：2021-12-27
Applicant: 材料科学姑苏实验室
Abstract: 本发明公开了一种超导电路芯片及其磁通偏置线布局结构。所述磁通偏置线包括传输线和连接于传输线端部的耦合部件，所述耦合部件包括偶数个环；并且，当向所述磁通偏置线内输入电流时，其中相邻环的磁矩方向相反，使得总磁矩为0。本发明实施例提供的一种超导电路芯片的磁通偏置线布局结构，能够使磁通偏置线的耦合部件与目标超导量子干涉器件具有更合适的耦合强度，且能够有效抑制空间弥散磁场的分布，降低磁场对邻近量子比特的干扰。
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公开(公告)号：CN115474424B
公开(公告)日：2023-08-29
申请号：CN202211423373.0
申请日：2022-11-15
Applicant: 材料科学姑苏实验室
IPC: H05K9/00
Abstract: 本发明提供了一种用于低温环境下的磁屏蔽装置及屏蔽方法，所述的用于低温环境下的磁屏蔽装置包括屏蔽主体，所述屏蔽主体包括依次嵌套设置的至少两个磁屏蔽单元，所述磁屏蔽单元包括金属壳体，以及依次套设于所述金属壳体外表面的超导层与高磁导率材料层，相邻两个所述磁屏蔽单元的超导层的超导临界温度互不相同。本发明提升了磁屏蔽的效果，确保能够在低温甚至于超低温环境下的使用，具有良好的导热性。
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公开(公告)号：CN115630703B
公开(公告)日：2023-05-05
申请号：CN202211629160.3
申请日：2022-12-19
Applicant: 材料科学姑苏实验室
IPC: G06N10/40
Abstract: 本发明实施例公开了一种超导量子计算芯片及其制备方法，该计算芯片具体包括：衬底；设置于衬底一侧的超导膜层，超导膜层包括共面波导结构的信号传输馈线以及至少两个不同频率的λ/4谐振腔，λ/4谐振腔的一端与信号传输馈线连接，λ/4谐振腔的另一端开路。本发明实施例的技术方案，通过在信号传输馈线上连接至少两个不同频率的λ/4谐振腔，形成能够通过读取谐振腔频率信号传输，抑制比特频率信号传输的带通滤波器，在降低量子比特与外界耦合即不影响量子比特相干时间的情况下，实现量子比特的快速读取。
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公开(公告)号：CN115630702B
公开(公告)日：2023-03-28
申请号：CN202211659834.4
申请日：2022-12-23
Applicant: 材料科学姑苏实验室
Abstract: 本发明实施例公开了一种多层超导量子芯片。所述多层超导量子芯片由多层堆叠的芯片构成；多层超导量子芯片沿XY方向包括多个比特单元，任意两个所述比特单元具有相同的外围尺寸；单元内部具有定义完整和清晰的组件布局；多层超导量子芯片的Z方向上，比特单元包括叠置的多个功能层，多个功能层包括逻辑层、控制层、读取层、过渡层、滤波层及端口层；各功能层分布于多个不同的芯片上，功能层之间通过通孔或者铟柱实现电连接，以及通过耦合结构实现电磁场的耦合连接。基于完整设计的比特单元和耦合单元模块，本发明实施例构建具有量子比特阵列的多层超导量子芯片，实现大规模超导量子电路的可扩展设计。
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公开(公告)号：CN115496220B
公开(公告)日：2023-03-24
申请号：CN202211442493.5
申请日：2022-11-18
Applicant: 材料科学姑苏实验室
IPC: G06N10/40
Abstract: 本发明公开了一种量子比特芯片封装结构。该封装结构包括：上层读取控制芯片、下层读取控制芯片和中间量子比特芯片。中间量子比特芯片的上表面设置有第一金属层，下表面设置有第二金属层；上层读取控制芯片的两侧表面分别设置有第三金属层和第五金属层，第三金属层与第五金属层通过金属通孔互连；下层读取控制芯片的一侧表面设置有第四金属层；中间量子比特芯片包括第一部分量子比特和第二部分量子比特；第一部分量子比特的垂直投影与相邻的第二部分量子比特存在预设面积的交叠区域。本发明实施例的技术方案实现了量子比特芯片在三维方向的耦合，提高了量子比特芯片的集成度，增加了量子比特间的连接数，有效提升了量子芯片的算力。
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