-
公开(公告)号：CN102438149A
公开(公告)日：2012-05-02
申请号：CN201110303689.1
申请日：2011-10-10
Applicant: 上海交通大学
Abstract: 本发明涉及一种基于可重构技术的AVS反变换的实现方法，包括以下步骤：首先，进行算法分析，即分析算法的C代码，提取出算法的DFG，得到算法的数据传输需求；然后，根据算法分析的结果和可重构阵列的架构，对DFG进行分割和映射，设计出最优的数据传输的方案；其次，根据上面两步的结果，利用配置工具，生成可重构阵列的配置字；最后，通过ARM处理器将配置信息载入到可重构阵列的配置信息存储器中，以此将可重构阵列配置成为了一个专用于执行反变换的加速模块。本发明不需要经过复杂的芯片设计过程，可以大大的节省开发时间和开发费用，实用性很高。
-
-
公开(公告)号：CN101945289A
公开(公告)日：2011-01-12
申请号：CN201010516852.8
申请日：2010-10-22
Applicant: 上海交通大学
IPC: H04N7/26
Abstract: 一种数字视频处理技术领域的全搜索扩展可变块运动估计电路，包括：四个缓存阵列、一个PE阵列，第一缓存阵列的输出端口与PE阵列的第一数据输入端相连接并传输搜索区域数据信息，第二缓存阵列的输出端口与PE阵列的第二数据输入端相连接并传输搜索区域数据信息，第三缓存阵列的输出端口与PE阵列的第三数据输入端相连接并传输搜索区域数据信息，第四缓存阵列的输出端口与PE阵列的第四数据输入端相连接并传输搜索区域数据信息，PE阵列的输入端接收搜索区域数据流及其控制信号、参考块数据流及其控制信号，第一至第四缓存阵列的参考数据输入端接收搜索区域数据流及其控制信号。本发明实现用64×4的运动估计PE阵列来完成64×64大小宏块的扩展可变块运动估计。
-
公开(公告)号：CN119538816A
公开(公告)日：2025-02-28
申请号：CN202311106225.0
申请日：2023-08-29
Applicant: 上海交通大学
IPC: G06F30/34 , G06F30/3312
Abstract: 本发明提供了一种开发可重构处理器时序余量的自适应时钟实现方法及系统，包括：步骤S1：仿真工具对可重构处理器执行的应用程序进行动态时序分析获得延时信息；将延时信息发送至编译器，编译器针对应用程序进行数据流图的产生和映射优化，同时将相应的延迟信息编码到配置信息中，基于编码后的配置信息获取工作负载因子；步骤S2：将工作负载因子和PVT检测模块产生的PVT因子共同输入相位选择模块，相位选择模块根据工作负载因子和PVT因子从多相时钟产生模块产生的多相时钟中选择一个作为自适应时钟，提供给可重构处理器。
-
公开(公告)号：CN119149048A
公开(公告)日：2024-12-17
申请号：CN202411390459.7
申请日：2024-09-30
Applicant: 上海交通大学
Abstract: 本发明公开了一种同态加密编译器的基于整数线性规划的规模管理方法，涉及云计算领域。本发明将RNS‑CKKS的规模管理问题形式化为一个整数线性规划问题，从而可以用现有的数学方法进行求解。通过本发明提出的规模管理方法，程序员在编程时可以忽略规模管理的需求，由编译器自动进行管理，不需要程序员介入；相较于现有的同态加密编译器中的规模管理方法，本发明提出的方法可以在更短的时间生成性能更好的程序，有助于推广同态加密的使用。
-
Patent Agency Ranking
公开(公告)号：CN118427501A
公开(公告)日：2024-08-02
申请号：CN202410661141.1
申请日：2024-05-27
Applicant: 上海交通大学
Abstract: 本发明公开了一种基于张量融合的数据流优化方法、装置、设备及介质，包括：获取神经网络编译器中算子节点，并确认算子节点间的矛盾数据流；遍历第一算子和第二算子的矛盾维度，并重新调度矛盾维度对矛盾数据流进行融合；根据当前张量融合的情况对所述第一算子和所述第二算子的切片形状进行重新划分，对重新划分后的切片大小进行调整，使得重新划分后的切片能够将绑定张量对应的中间切片容纳在芯片的缓存区中以消除矛盾，从而使得一对操作符中的任何数据流均能够融合；通过上述方式进行多算子融合过程中，通过解耦优化步骤能够将数据流探索从单算子内部拓展到算子间，得到最优的数据流，克服传统数据流由于需要大量访存的访存瓶颈问题。
-
公开(公告)号：CN113568471B
公开(公告)日：2024-03-15
申请号：CN202110866386.4
申请日：2021-07-29
Applicant: 上海交通大学
Abstract: 本发明提供了一种光电混合的加法器，包括：比特操作模块进行加法计算，输出计算结果；脉冲产生模块产生光脉冲；时域加法模块接收计算结果，接收脉冲产生模块产生的光脉冲，时域加法模块根据控制信号决定是否对光脉冲进行延时以及延时时间并输出光脉冲；光电转换模块接收光脉冲，将光脉冲转换为电脉冲；运算处理模块接收电脉冲，根据电脉冲到达的时间判断光脉冲延时的个数以得到累加运算结果；其中：脉冲产生模块、时域加法模块和光电转换模块均为光器件，比特操作模块和运算处理模块均为电器件。本发明使用电器件实现操作数的加法计算，使用光器件实现多位操作数同时相加的功能，光器件和电器件结合达到低延迟，复杂度低，提高功耗的功能。
-
公开(公告)号：CN117319325A
公开(公告)日：2023-12-29
申请号：CN202311277720.8
申请日：2023-09-28
Applicant: 上海交通大学
IPC: H04L49/109 , H04L49/112 , H04L49/111 , H04L49/25 , H04L45/247 , H04L45/18
Abstract: 本发明提供了一种基于逃逸虚拟通道的三维片上网络无死锁路由系统及方法，包括：三维片上网络的虚拟通道配置结构：顶层路由器节点的各个方向具有大于等于2条的虚拟通道，1条虚拟通道为逃逸虚拟通道；有源中介层具有大于等于1条虚拟通道；数据包传输选择模块：选择芯片内数据包、跨芯片数据包的传输方式；其中芯片内数据包使用芯片内部的本地路由器进行传输；跨芯片数据包通过本地边界路由器向下传输至有源中介层，通过有源中介层传输至目的芯片下方，再向上传输进入目的芯片。在具有相同数量虚拟通道时，本发明对虚拟通道的高利用率提高了网络的传输速率。
-
公开(公告)号：CN111260048B
公开(公告)日：2023-09-01
申请号：CN202010038189.9
申请日：2020-01-14
Applicant: 上海交通大学
IPC: G06N3/063 , G06N3/048 , G06N3/0442 , G06N3/08
Abstract: 本发明公开了一种基于忆阻器的神经网络加速器中激活函数的实现方法，包括：改造传统的CORDIC算法(改造后的算法称为RRAM‑CORDIC算法)，使其适合于用忆阻器阵列来运算，然后改造忆阻器阵列电路，使其适合于执行RRAM‑CORDIC算法，从而能够运算超越函数，从而能够运算激活函数。本发明的有益效果在于，通过RRAM‑CORDIC算法可以实现各种基于RRAM的激活函数计算，可以根据对精度、运算速度和互连方式与所需要计算的激活函数的种类等需求进行选择，消除了实现超越函数的CMOS电路，可以用更多的计算资源交换矩阵向量乘，从而在RRAM中大大提高了运算效率。
-
公开(公告)号：CN115904507A
公开(公告)日：2023-04-04
申请号：CN202211411460.4
申请日：2022-11-11
Applicant: 上海交通大学
Abstract: 本发明提供了一种面向CGRA的多精度小面积SIMD运算系统、方法、介质及设备，包括编码模块、累加模块和溢出处理模块，编码模块由编码单元、选择器和解码选择单元组成，通过基于Booth算法进行编码操作，并基于模式选择进行数据的解码得到部分积结果；累加模块由多块部分积压缩组成，基于模式选择将不同块的部分积压缩结果进行求和拼接；溢出处理模块通过将累加模块结果进行溢出处理，得到最后的截位数据。本发明的工作精度可以配置，能够支持目前主流的32比特和8比特位宽神经网络应用的高速部署工作，拥有较高的资源利用率，另外通过三级流水的方式进行数据运算处理，保证了1GHz的工作频率。
-
-
-
-
-
-
-
-
-
Search Results
160
records
(took 0.043 seconds)
