公开(公告)号：CN117095715A

公开(公告)日：2023-11-21

申请号：CN202310561642.8

申请日：2023-05-18

Applicant: 三星电子株式会社

Inventor： 崔原荣 ,  姜吉荣 ,  金成来 ,  金惠兰 ,  朴庭奭 ,  薛昶圭

IPC: G11C11/408 ,  G11C29/18

Abstract: 一种存储器装置、该存储器装置的操作方法以及包括该存储器装置的测试系统。存储器装置可包括：解码器组，其被配置为从存储器装置外部接收包括多个符号的多个码字，并且被配置为将多个码字解码为数据图案；存储器单元阵列，其被配置为从解码器组接收数据图案并且包括多个存储器单元；以及编码器，其被配置为将数据图案编码为包括多个符号的多个码字。多个码字可包括非法码字和正常码字，并且解码器组还可被配置为将多个码字中的非法码字转换为固定图案，并且编码器可被配置为将多个码字输出至存储器装置之外。

公开(公告)号：CN116259355A

公开(公告)日：2023-06-13

申请号：CN202211551013.9

申请日：2022-12-05

Applicant: 三星电子株式会社

Inventor： 金基兴 ,  吴台荣 ,  金惠兰 ,  赵成龙 ,  河庆洙

IPC: G11C29/42 ,  G11C11/406 ,  G11C11/401

Abstract: 一种半导体存储器装置包括存储器单元阵列、行锤击管理电路和控制逻辑电路。存储器单元阵列包括多个存储器单元行。行锤击管理电路诸如响应于接收到激活命令，对每个存储器单元行的访问的次数进行计数，将计数值作为计数数据存储在每个存储器单元行的计数单元中，并且响应于第一命令，发起内部读‑更新‑写操作以读取计数数据，更新读取的计数数据，并将更新的计数数据写入计数单元中。控制逻辑电路可在比与正常写操作关联的第一写时间间隔小的第二写时间间隔期间执行内部写操作以将更新的计数数据写入计数单元中。

公开(公告)号：CN115589222A

公开(公告)日：2023-01-10

申请号：CN202210351682.5

申请日：2022-04-02

Applicant: 三星电子株式会社

Inventor： 白济赫 ,  权旲炫 ,  金金星 ,  金惠兰

IPC: H03K17/693 ,  H03K19/0185

Abstract: 提供了一种多路复用器和包括多路复用器的串行器。所述多路复用器响应于第一脉冲至第四脉冲选择第一数据信号至第四数据信号之一。所述第一脉冲至所述第四脉冲分别对应于所述第一数据信号至所述第四数据信号并且顺序地切换。所述多路复用器包括：(1)NAND门，所述NAND门接收所述第一数据信号、作为所述第四数据信号的互补信号的第四互补数据信号以及所述第一脉冲，并且输出第一门控信号；以及(2)NOR门，所述NOR门接收所述第一数据信号、所述第四互补数据信号以及与所述第一脉冲互补的第一互补脉冲，并且输出第二门控信号。所述第一数据信号对应于所述第一脉冲的上升沿，并且所述第四互补数据信号对应于所述第四脉冲的上升沿。

公开(公告)号：CN101572118A

公开(公告)日：2009-11-04

申请号：CN200910137861.3

申请日：2009-04-29

Applicant: 三星电子株式会社

Inventor： 金大贤 ,  朴光一 ,  金敬镐 ,  金贤真 ,  金惠兰

IPC: G11C11/4063 ,  G11C11/4076 ,  G11C11/409 ,  G11C11/4091 ,  G11C11/408

CPC classification number: G11C8/18 ,  G11C7/08 ,  G11C8/12 ,  G11C11/4076 ,  G11C11/4091

Abstract: 本发明提供了一种半导体存储器装置及其存取方法。示例实施例提供了一种半导体存储器装置，所述半导体存储器装置可以包括：单元阵列，设置为多个行和多个列；以及读出放大器，响应于与存取时间相对应的写命令和读命令对单元阵列进行写操作和读操作，存取时间的时段可以是可变的。读出放大器根据存取时间的时段来调节写入数据和读出数据的脉冲宽度。