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公开(公告)号：CN117062439A
公开(公告)日：2023-11-14
申请号：CN202310469563.4
申请日：2023-04-27
Applicant: 三星电子株式会社
Abstract: 提供了半导体存储器件和包括该半导体存储器件的电子系统。所述半导体存储器件包括外围电路结构和在所述外围电路结构上的单元结构。所述单元结构包括：单元基板，其包括面向所述外围电路结构的第一表面和与所述第一表面相反的第二表面并且具有第一导电类型；栅电极，其位于所述单元基板的所述第一表面上；沟道结构，其与所述栅电极相交并且连接到所述单元基板；第一杂质区域，其与所述第二表面相邻地位于所述单元基板中并且具有第二导电类型；以及第二杂质区域，其位于所述单元基板中并且与所述第一杂质区域间隔开，所述第二杂质区域具有所述第一导电类型并且杂质浓度比所述单元基板的杂质浓度高。
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公开(公告)号：CN117042457A
公开(公告)日：2023-11-10
申请号：CN202310354514.6
申请日：2023-04-04
Applicant: 三星电子株式会社
Abstract: 提供了半导体装置和包括该半导体装置的数据存储系统。所述半导体装置包括：基底，包括第一区域和第二区域；绝缘图案，在基底中；栅电极，设置在基底下方，并且在与基底的下表面垂直的第一方向上彼此间隔开，栅电极包括在第二区域下方以阶梯形状布置的垫区域；栅极接触插塞，穿过栅电极的垫区域，在第一方向上延伸，并且与绝缘图案竖直叠置；以及外围接触插塞，设置在基底的外部区域中，并且从比栅电极中的最下面的栅电极的水平低的水平延伸到比基底的下表面高的水平；以及导电图案，包括设置在外围接触插塞上并与外围接触插塞连接的第一导电图案和设置在基底上并与基底连接的第二导电图案。
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公开(公告)号：CN115811885A
公开(公告)日：2023-03-17
申请号：CN202211113052.0
申请日：2022-09-14
Applicant: 三星电子株式会社
Abstract: 一种制造三维半导体存储器装置的方法包括在第一基板的第一表面上形成外围电路结构，在第二基板的第一表面上形成单元阵列结构，以及将单元阵列结构附接到外围电路结构，使得第一基板的第一表面和第二基板的第一表面彼此面对。单元阵列结构可以通过在第二基板上形成背侧通路和初步接触焊盘并形成半导体层来形成。孔可以形成为穿透半导体层并暴露初步接触焊盘，并且可以通过去除初步接触焊盘的上部而形成，从而形成与半导体层分离的接触焊盘。该方法可以进一步包括在半导体层上形成堆叠、在堆叠上形成绝缘层、以及形成穿透绝缘层并连接到接触焊盘的接触插塞。
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公开(公告)号：CN115377113A
公开(公告)日：2022-11-22
申请号：CN202210146681.7
申请日：2022-02-17
Applicant: 三星电子株式会社
IPC: H01L27/11575 , H01L27/11582
Abstract: 一种三维半导体存储器器件包括：第一衬底；外围电路结构，在第一衬底上；单元阵列结构，在外围电路结构上，单元阵列结构包括具有交替的层间介电层和栅电极的堆叠结构、覆盖堆叠结构的第一绝缘层、以及在堆叠结构和第一绝缘层上的第二衬底，堆叠结构在第二衬底的底表面与外围电路结构之间；第二绝缘层，在单元阵列结构上；第一贯穿接触部，贯穿第一绝缘层、第二衬底和第二绝缘层；以及第二贯穿接触部，贯穿第一绝缘层和第二绝缘层，第二贯穿接触部与第二衬底间隔开，并且第一贯穿接触部和第二贯穿接触部两者的宽度随着距第一衬底的距离的增加而减小。
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公开(公告)号：CN105226063B
公开(公告)日：2019-11-22
申请号：CN201510359346.5
申请日：2015-06-25
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/1157 , H01L27/11565 , H01L23/532 , H01L23/528
Abstract: 提供了一种具有垂直沟道和气隙的半导体装置。字线形成在基底上。气隙设置在两条相邻的字线之间。沟道结构穿透字线和气隙。存储单元设置在每条字线和沟道结构之间。存储单元包括阻挡图案、电荷捕获图案和遂穿绝缘图案。阻挡图案共形地覆盖每条字线的顶表面、底表面和第一侧表面。所述第一侧表面与所述沟道结构相邻。电荷捕获图案仅设置在所述第一侧表面和沟道结构之间。
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