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公开(公告)号：CN104253723A
公开(公告)日：2014-12-31
申请号：CN201410513629.6
申请日：2014-09-29
Applicant: 电子科技大学
IPC: H04L12/26
Abstract: 该发明公开了一种基于软硬件协同实现的交换机验证测试的方法及装置，属于通信网络领域。该发明将软件配置的灵活性和硬件设计的高速特性结合，首先由软件产生不同流量模型下的数据包大小、目的端口地址和数据包发送时间间隔配置信息；由硬件根据软件产生的配置信息生成交换机测试所需的数据流；通过硬件对发送到交换机和从交换机接收到的数据包进行包数和数据量统计，以及对接收到的数据包进行正确性检测、时间延迟统计；由软件通过硬件上传的各检测统计结果，完成被测交换机的功能验证、吞吐量和时延性能的测试。该交换机验证测试方法及装置，与现有的验证测试方案相比，具有成本低廉、实现简单、配置灵活、功能验证充分、测试结果准确的优点。
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公开(公告)号：CN103745724A
公开(公告)日：2014-04-23
申请号：CN201410014529.9
申请日：2014-01-13
Applicant: 电子科技大学
IPC: G10L19/008 , G10L19/02 , G10L25/18
Abstract: 本发明公开了一种应用于多声道音频解码的时频混合缩混方法，根据多声道音频解码过程中各个声道需要进行的频时变换类型不同，把所有声道分为两组：需要进行长频时变换的为第一组；需要进行短频时变换的为第二组；对两组声道的频域系数分别进行频域缩混。对进行频域缩混后的第一组声道的频域系数进行长频时变换；对进行频域缩混后的第二组声道的频域系数进行短频时变换；经过长频时变换得到的时域系数与经过短频时变换得到的时域系数对应相加。该方法可以避免解码获得每个声道的时域系数；当多个声道的频时变换类型不同时，无需统一长、短频时变换；该方法能够减少多声道音频解码的缩混计算量、提高解码效率。
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公开(公告)号：CN118761445A
公开(公告)日：2024-10-11
申请号：CN202410389906.0
申请日：2024-04-02
Applicant: 电子科技大学
IPC: G06N3/0464 , G06F7/498 , G06N3/063
Abstract: 本发明属于集成电路技术领域，具体涉及一种面向卷积神经网络硬件加速器的共享乘累加块设计。本发明以LeNet‑5卷积神经网络为例，针对LeNet‑5网络硬件加速器的共享乘累加块，主要进行了三方面设计：乘法器设计、加法器设计、共享乘累加块结构设计。乘法器设计中，本发明提出了部分积生成算法的优化方法、一种基于4‑2压缩器的改进型华莱士树压缩电路、一种优化后的冗余二进制压缩电路。加法器设计中，实现了32位并行前缀加法器，并将该结构用于乘法器中优化后的冗余二进制压缩电路之后的数值转换电路。由上述结构实现16×16补码二进制乘法器。对于共享乘累加块的结构设计，本发明提出一种基于乘累加器复用的卷积计算电路实现方法，能缩小LeNet‑5网络硬件加速器中计算模块的电路规模。
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公开(公告)号：CN118466831A
公开(公告)日：2024-08-09
申请号：CN202410389910.7
申请日：2024-04-02
Applicant: 电子科技大学
IPC: G06F3/06
Abstract: 本发明具体涉及一种基于动态链表的共享存储单元控制器及其实现方法，具有存储利用率高、资源消耗少、响应速度快等优点，属于数字通信领域的存储管理设计方向。随着信息技术的高速发展，存储资源的管理和调度成为了限制网络处理器进一步提升的瓶颈。本发明结合了软件设计中的链表思想，实现了一种多端口的存储控制器。该存储控制器可以通过一个存储单元完成多个端口的数据保存，而且无需关心每个端口的写入顺序，具有较好的存储资源利用率，对于每个端口而言都可以访问存储单元的任意区域，在物理存储空间不变的基础上，实现了更大的数据吞吐率。通过链表的设计，简化了数据存储的调度，实现了数据写入和读出的快速响应。
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公开(公告)号：CN116126284A
公开(公告)日：2023-05-16
申请号：CN202211153379.0
申请日：2022-09-20
Applicant: 电子科技大学
IPC: G06F7/525
Abstract: 深度神经网络中大量的乘累加单元都需要用到乘法器和加法器。随着人工智能芯片对性能的要求逐步上升，将功耗和面积降下去迫在眉睫。位串行结构由于其占用面积小，全部的硬件利用率，工作频率高等特性而被受瞩目。本发明具体涉及一种基于位串行结构的booth4乘法器的设计，主要由一个最低有效位乘法器单元、一个最高有效位乘法器单元和若干个中间乘法器单元级联组成。位串行技术所带来的速率过慢的影响，将利用booth编码技术来进行一定程度上的弥补。本发明考虑到各种基本的逻辑门结构的优势与劣势，会从门级结构进行自底向上的搭建。该位串行booth4乘法器除了有比并行乘法器面积小的特点，在功耗上也优于原来的位串行乘法器。
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Patent Agency Ranking
公开(公告)号：CN114861589A
公开(公告)日：2022-08-05
申请号：CN202210430317.3
申请日：2022-04-22
Applicant: 电子科技大学
IPC: G06F30/392 , G06F30/394 , H01L27/02
Abstract: 一种抗辐照CMOS标准单元的生成方法，包含以下步骤：划分辐照加固标准单元电路的基本模块；设计基本模块原理图和版图；通过拼接基本模块的原理图形成最终的辐照加固标准单元的原理图；通过拼接基本模块的版图形成最终的辐照加固标准单元的版图。本发明可以快速生成使用C单元加固的抗辐照标准单元的原理图和版图。
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公开(公告)号：CN114826995A
公开(公告)日：2022-07-29
申请号：CN202210431008.8
申请日：2022-04-22
Applicant: 电子科技大学
IPC: H04L43/50
Abstract: 本发明具体涉及一种基于UVM的支持PCIe的千兆以太网芯片的验证平台，属于验证方法领域。SoC设计流程中，充分验证芯片功能，快速收集覆盖率可以有效加快研发过程。本发明包括由以太网驱动器、定序器和监测器构成的以太网代理，由应用层、事务层、数据链路层和物理层构成的PCIe设备代理，测试序列和待测支持PCIe的千兆以太网芯片设计模块。所述的以太网代理、PCIe设备代理和待测模块依次通过GMII接口和Serdes接口连接。所述的以太网代理内部驱动器和定序器配合启动数据包序列并发送驱动至GMII接口，监测器对发送和接收的数据进行采集并判定时序和数据是否符合以太网协议。所述的PCIe设备代理实现了应用层的收发存储器、IO、配置和消息请求功能，并通过UVM和System Verilog实现了PCIe协议规定的事务层、数据链路层和物理层的功能。本发明提出的UVM验证环境简介可扩展，移植性强，且具有复用性强、验证效率高的特点。
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公开(公告)号：CN111913840A
公开(公告)日：2020-11-10
申请号：CN202010360438.6
申请日：2020-04-30
Applicant: 电子科技大学
IPC: G06F11/22
Abstract: 本发明涉及芯片验证领域，主要实现了一种基于UVM的APB-UART模块的验证方法。该验证方法所构建的验证平台包括：与不同协议端口实现数据交互的agent组件；实现数据比对的scoreboard组件；实现波特率检测的checker组件；添加了预警机制的寄存器模型；验证环境env组件；覆盖率收集组件等。该验证方法还根据APB-UART模块的多种功能设计了对应的测试用例和序列。该验证平台能够实现多种测试激励的输入，并拥有结果自动比对和覆盖率收集功能，能够快速完备的对APB-UART模块进行验证。
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公开(公告)号：CN109710562A
公开(公告)日：2019-05-03
申请号：CN201811314746.4
申请日：2018-11-06
Applicant: 电子科技大学
IPC: G06F15/78
Abstract: 本发明涉及一种基于SELECTMAP的可配置且高速的FPGA配置电路及实现方法。该配置电路包括高速AMBA AHB接口模块，用以采样AHB总线上的信号，并返回相应的控制信号和数据信号；寄存器配置模块，该模块包含多个配置和状态寄存器，用以配置主控制器的各项功能以及寄存相应状态的数值，使得本电路可以适用于各种不同的应用场景；缓存模块，用于缓存从AHB系统中输入的配置数据，使得SELECTMAP接口和AHB系统可以进行异步操作，提高了配置电路的灵活性和稳定性；主控制模块，用以产生满足SELECTMAP时序要求，同时读取缓存模块中的数据并进行移位输出，并根据相应的数据信号生成CCLK信号，实现配置数据的非连续传输，节省芯片引脚并增加配置电路的可靠性。
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公开(公告)号：CN107572473A
公开(公告)日：2018-01-12
申请号：CN201710833345.9
申请日：2017-09-15
Applicant: 电子科技大学
Abstract: 本发明提供一种降低微机械梁薄膜应力的方法及相关薄膜，属于微机电系统技术领域。本发明通过在多层金属薄膜形成的复合薄膜中增加单层石墨烯薄膜作为过渡层，采用高温退火工艺，用于释放金属薄膜产生的压应力，同时也提高复合薄膜与基底的结合力；由于石墨烯具有较大的拉应力，能够与上下两金属层的残余压应力相互作用，从而最大限度地降低多层结构复合薄膜的内应力，进而避免了因过高内应力而导致基底与薄膜之间结合强度降低导致翘曲的缺陷，同时提高了复合薄膜的承载能力，从而增强了微机械梁的机械强度，提升器件的可靠性；本发明制作工艺简单，成本低廉，可重复性好，为高性能微元器件以及互联结构的研究、开发和生产奠定了基础。
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