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公开(公告)号：CN116126284A
公开(公告)日：2023-05-16
申请号：CN202211153379.0
申请日：2022-09-20
Applicant: 电子科技大学
IPC: G06F7/525
Abstract: 深度神经网络中大量的乘累加单元都需要用到乘法器和加法器。随着人工智能芯片对性能的要求逐步上升，将功耗和面积降下去迫在眉睫。位串行结构由于其占用面积小，全部的硬件利用率，工作频率高等特性而被受瞩目。本发明具体涉及一种基于位串行结构的booth4乘法器的设计，主要由一个最低有效位乘法器单元、一个最高有效位乘法器单元和若干个中间乘法器单元级联组成。位串行技术所带来的速率过慢的影响，将利用booth编码技术来进行一定程度上的弥补。本发明考虑到各种基本的逻辑门结构的优势与劣势，会从门级结构进行自底向上的搭建。该位串行booth4乘法器除了有比并行乘法器面积小的特点，在功耗上也优于原来的位串行乘法器。
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