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公开(公告)号：CN116126284A
公开(公告)日：2023-05-16
申请号：CN202211153379.0
申请日：2022-09-20
Applicant: 电子科技大学
IPC: G06F7/525
Abstract: 深度神经网络中大量的乘累加单元都需要用到乘法器和加法器。随着人工智能芯片对性能的要求逐步上升，将功耗和面积降下去迫在眉睫。位串行结构由于其占用面积小，全部的硬件利用率，工作频率高等特性而被受瞩目。本发明具体涉及一种基于位串行结构的booth4乘法器的设计，主要由一个最低有效位乘法器单元、一个最高有效位乘法器单元和若干个中间乘法器单元级联组成。位串行技术所带来的速率过慢的影响，将利用booth编码技术来进行一定程度上的弥补。本发明考虑到各种基本的逻辑门结构的优势与劣势，会从门级结构进行自底向上的搭建。该位串行booth4乘法器除了有比并行乘法器面积小的特点，在功耗上也优于原来的位串行乘法器。
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公开(公告)号：CN114756491B
公开(公告)日：2023-06-20
申请号：CN202210413310.0
申请日：2022-04-20
Applicant: 电子科技大学
IPC: G06F13/368
Abstract: 本发明具体涉及一种基于群体决策算法的总线仲裁器及其实现方法，具有仲裁公平性好、总线利用率高的特点，属于总线仲裁器和仲裁方法领域。通信架构正在成为多主机互连系统的瓶颈，高效的仲裁器能够解决互连总线系统中由于多个主机同时请求访问而引起的争用现象。本发明引入Borda数的概念，将多种仲裁机制的优势结合，得出新的优先级序列。相较于固定优先级仲裁，它可以快速满足经常需要占用总线主机的响应。相较于轮询仲裁，它可以减少常访问总线的主机一半的等待时间，以避免多主机环境中的饥饿问题。与经典的总线仲裁算法相比，群体决策算法不仅考虑了多种优先级的综合优势，还保证了一定的公平性和更合理的总线利用率，具有一定的优越性。
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公开(公告)号：CN115936064A
公开(公告)日：2023-04-07
申请号：CN202211141844.9
申请日：2022-09-20
Applicant: 电子科技大学
IPC: G06N3/0464 , G06N3/063
Abstract: 本发明具体涉及一种基于权重循环数据流的神经网络加速阵列，充分复用了从内存中读取的权重值和输入特征图数据，大大减少了对外部存储器的访问，属于神经网络的硬件加速技术领域。在人工智能芯片领域中，卷积运算占据整个卷积神经网络模型的计算量的百分之九十以上，本发明为了减少空域计算结构中，对输入数据的重复调用和移动，最大化数据复用，提出了权重循环数据流。通过设计一种基于权重循环数据流的PE阵列，对卷积操作进行优化，有效地降低硬件加速结构的功耗和延迟，从而提升系统的总体性能。
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Patent Agency Ranking
公开(公告)号：CN115936064B
公开(公告)日：2024-09-20
申请号：CN202211141844.9
申请日：2022-09-20
Applicant: 电子科技大学
IPC: G06N3/0464 , G06N3/063
Abstract: 本发明具体涉及一种基于权重循环数据流的神经网络加速阵列，充分复用了从内存中读取的权重值和输入特征图数据，大大减少了对外部存储器的访问，属于神经网络的硬件加速技术领域。在人工智能芯片领域中，卷积运算占据整个卷积神经网络模型的计算量的百分之九十以上，本发明为了减少空域计算结构中，对输入数据的重复调用和移动，最大化数据复用，提出了权重循环数据流。通过设计一种基于权重循环数据流的PE阵列，对卷积操作进行优化，有效地降低硬件加速结构的功耗和延迟，从而提升系统的总体性能。
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公开(公告)号：CN114756491A
公开(公告)日：2022-07-15
申请号：CN202210413310.0
申请日：2022-04-20
Applicant: 电子科技大学
IPC: G06F13/368
Abstract: 本发明具体涉及一种基于群体决策算法的总线仲裁器及其实现方法，具有仲裁公平性好、总线利用率高的特点，属于总线仲裁器和仲裁方法领域。通信架构正在成为多主机互连系统的瓶颈，高效的仲裁器能够解决互连总线系统中由于多个主机同时请求访问而引起的争用现象。本发明引入Borda数的概念，将多种仲裁机制的优势结合，得出新的优先级序列。相较于固定优先级仲裁，它可以快速满足经常需要占用总线主机的响应。相较于轮询仲裁，它可以减少常访问总线的主机一半的等待时间，以避免多主机环境中的饥饿问题。与经典的总线仲裁算法相比，群体决策算法不仅考虑了多种优先级的综合优势，还保证了一定的公平性和更合理的总线利用率，具有一定的优越性。
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公开(公告)号：CN118940079A
公开(公告)日：2024-11-12
申请号：CN202410354779.0
申请日：2024-03-27
Applicant: 电子科技大学
IPC: G06F18/24 , G06F17/16 , G06V10/764 , G06V10/82 , G06N3/0464 , G06N3/09 , A61B5/369 , A61B5/372 , A61B5/00
Abstract: 本发明具体涉及一种面向FPGA推理的运动想象脑电信号识别系统，目的是简化和高效实现硬件推理运动想象脑电信号的过程。系统包括有预处理与训练、量化和FPGA推理数据集三大步骤。其中预处理与训练步骤又包括了预处理、特征提取和特征分类。预处理主要有读取脑电信号、滤波、剔除坏导和选段。特征提取采用了格拉姆角场转换的方法，它能够将时间序列数据转换为图像数据。将信号数据转换为图像数据后，特征分类需要训练根据运动想象类别数，调整输出层维度后的卷积神经网络。根据对对称量化公式的化简，将量化步骤后续的推理流程进行了简化，并得到量化后的参数。量化后，利用调整后的在FPGA上实现的卷积神经网络进行运动想象脑电信号识别和分类。
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公开(公告)号：CN110086620A
公开(公告)日：2019-08-02
申请号：CN201910225682.9
申请日：2019-03-25
Applicant: 电子科技大学
IPC: H04L9/30
Abstract: 本发明属于密码学领域，在Visual Studio 2015平台上，利用OpenSSL的大数运算库对国密SM9中使用到的R-ate双线性对进行了实现。实现内容包括：基于SM9所用的固定参数下，对算法高频使用到的参数进行预计算，简化了算法中有限域与椭圆曲线运算的计算。在Miller循环中的gU,V(Q)中，将十二次域运算降低至二次域运算。在进行Frobenius映射运算之前，对对应参数进行预计算减小计算量。在最后模幂运算中，对指数进行分解，并按照(q6-1)、(q4-q2+1)/r、(q2+1)的模幂运算顺序运算模幂值，对运算进行化简。本发明应用SM9运用R-ate双线性对计算时参数固定的特点，引入多个预计算值，化简了模幂运算，简化了SM9中R-ate双线性对的计算。并且由于是在底层算法进行实现，对硬件的实现也具有指导意义。
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