公开(公告)号：CN118337356A

公开(公告)日：2024-07-12

申请号：CN202410389908.X

申请日：2024-04-02

Applicant: 电子科技大学

Inventor： 王忆文 ,  邓啸宇 ,  陆正宇

IPC: H04L7/02 ,  H04L7/00

Abstract: 本发明是一种并行数据相位与跳变沿检测技术，主要应用于高速通信和数字信号处理领域，能准确地检测多个数据的相位和跳变沿位置，通过调整延时进行数据的对齐，以确保数据正确的传输和接收。本发明通过上游器件调整延时来实现数据相位的动态变化，从而快速确定最佳采样点，有效的解决了并行信号传输时由于上下游器件时序约束不完备、板级布线不匹配、芯片管脚间延时不一致等因素造成的延时不确定而带来的数据一致性问题。

公开(公告)号：CN118466831A

公开(公告)日：2024-08-09

申请号：CN202410389910.7

申请日：2024-04-02

Applicant: 电子科技大学

Inventor： 王忆文 ,  陆正宇 ,  邓啸宇

IPC: G06F3/06

Abstract: 本发明具体涉及一种基于动态链表的共享存储单元控制器及其实现方法，具有存储利用率高、资源消耗少、响应速度快等优点，属于数字通信领域的存储管理设计方向。随着信息技术的高速发展，存储资源的管理和调度成为了限制网络处理器进一步提升的瓶颈。本发明结合了软件设计中的链表思想，实现了一种多端口的存储控制器。该存储控制器可以通过一个存储单元完成多个端口的数据保存，而且无需关心每个端口的写入顺序，具有较好的存储资源利用率，对于每个端口而言都可以访问存储单元的任意区域，在物理存储空间不变的基础上，实现了更大的数据吞吐率。通过链表的设计，简化了数据存储的调度，实现了数据写入和读出的快速响应。