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公开(公告)号：CN102306646A
公开(公告)日：2012-01-04
申请号：CN201110107289.3
申请日：2011-04-22
Applicant: 瑞萨电子株式会社
Inventor： 内田慎一
IPC: H01L23/64 , H01L23/522
Abstract: 提供了一种电子组件和使用该电子组件的信号传输方法。在衬底上形成多个发送电感器。信号输入通道被耦合到多个发送电感器，并且同一发送信号被输入到多个发送电感器。相位差控制部被设置在信号输入通道中且以小于180°的单位来控制发送电感器之间的信号的相位差。
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公开(公告)号：CN110634864B
公开(公告)日：2024-07-16
申请号：CN201910527843.X
申请日：2019-06-18
Applicant: 瑞萨电子株式会社
IPC: H01L27/092 , H01L23/522 , H01L23/66 , H01L21/8238
Abstract: 本公开的实施例涉及半导体器件及其制造方法。在半导体器件中，半导体衬底包括块体层、设置在块体层上的至少一部分区域中的掩埋氧化物层、以及掩埋氧化物层上的表面单晶层。电感器设置在半导体衬底的主表面侧上方，表面单晶层布置在半导体衬底的主表面侧。为了增大电感器的Q值，接地屏蔽是在电感器下方和掩埋氧化物层下方的块体层中形成的杂质区域。
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公开(公告)号：CN112820720A
公开(公告)日：2021-05-18
申请号：CN202011287824.3
申请日：2020-11-17
Applicant: 瑞萨电子株式会社
Abstract: 本公开的各实施例涉及半导体器件及其制造方法。在两个半导体芯片的操作电压彼此不同的数字隔离器中可能会发生介电击穿。解决方案：一种半导体器件包括：第一半导体衬底，具有第一表面和形成在第一表面的另一侧上的第二表面；第一电路，形成在第一表面上；第一电感器，电连接到第一电路并且被形成为与第一半导体衬底重叠；第二半导体衬底，具有第三表面和形成在第三表面的另一侧上的第四表面；第二电路，形成在第三表面上；以及第二电感器，电连接到第二电路并且被配置为与第一电感器电磁感应耦合；其中在第二表面上形成穿透第一半导体衬底的槽，并且其中通过在平面图中围绕第一电路形成槽。
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公开(公告)号：CN105470243B
公开(公告)日：2020-08-28
申请号：CN201510626517.6
申请日：2015-09-28
Applicant: 瑞萨电子株式会社
Abstract: 本发明公开了一种半导体装置。防止相对的两个半导体芯片之间的介质击穿，以提高半导体装置的可靠性。第一半导体芯片具有包括多个布线层的布线结构、形成在该布线结构中的第一线圈、和形成在该布线结构之上的绝缘膜。第二半导体芯片具有包括多个布线层的布线结构、形成在该布线结构中的第二线圈、和形成在该布线结构之上的绝缘膜。第一半导体芯片和第二半导体芯片隔着绝缘片一个堆叠在另一个之上，第一半导体芯片的绝缘膜和第二半导体芯片的绝缘膜彼此面对。第一线圈和第二线圈彼此磁耦合。然后，在每个第一和第二半导体芯片中，在最上层布线层处形成导线和伪导线。
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公开(公告)号：CN108695251A
公开(公告)日：2018-10-23
申请号：CN201810296240.9
申请日：2018-04-04
Applicant: 瑞萨电子株式会社
Inventor： 内田慎一
IPC: H01L21/822 , H01L23/64 , H03B5/12 , H03F3/45
CPC classification number: H01L23/5227 , H01L23/5225 , H01L23/5226 , H01L23/585 , H01L28/10 , H01L21/822 , H01L23/645 , H03B5/1206 , H03F3/45076
Abstract: 本发明涉及半导体装置、包含其的电子电路以及半导体装置形成方法。一种半导体装置包括：形成在第一层中并且指示固定电势的多个第一导线；以及形成在堆叠于第一层上的第二层中的电感器，并且在平面图中，多个第一导线中的位于电感器的形成区域的范围内的第一导线的布线宽度被形成为比位于电感器的形成区域的范围之外的第一导线的布线宽度窄。
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Patent Agency Ranking
公开(公告)号：CN105470243A
公开(公告)日：2016-04-06
申请号：CN201510626517.6
申请日：2015-09-28
Applicant: 瑞萨电子株式会社
Abstract: 本发明公开了一种半导体装置。防止相对的两个半导体芯片之间的介质击穿，以提高半导体装置的可靠性。第一半导体芯片具有包括多个布线层的布线结构、形成在该布线结构中的第一线圈、和形成在该布线结构之上的绝缘膜。第二半导体芯片具有包括多个布线层的布线结构、形成在该布线结构中的第二线圈、和形成在该布线结构之上的绝缘膜。第一半导体芯片和第二半导体芯片隔着绝缘片一个堆叠在另一个之上，第一半导体芯片的绝缘膜和第二半导体芯片的绝缘膜彼此面对。第一线圈和第二线圈彼此磁耦合。然后，在每个第一和第二半导体芯片中，在最上层布线层处形成导线和伪导线。
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公开(公告)号：CN104422811A
公开(公告)日：2015-03-18
申请号：CN201410450007.3
申请日：2014-09-05
Applicant: 瑞萨电子株式会社
Abstract: 本发明提供了一种传感器装置，其能够降低成本。该传感器装置包括印刷电路板、第一端子、第二端子、互连线和半导体装置。第一端子和第二端子设置在印刷电路板上并且耦接到电力线。第二端子耦接到电力线的相对于第一端子的下游部分。互连线设置在印刷电路板上以将所述第一端子和所述第二端子彼此耦接。换句话讲，互连线与电力线并联耦接。半导体装置安装在印刷电路板上并且包括互连层和形成在互连层中的电感器。
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公开(公告)号：CN107731851B
公开(公告)日：2023-06-09
申请号：CN201710194556.2
申请日：2017-03-29
Applicant: 瑞萨电子株式会社
IPC: H01L27/12 , H01L21/768 , H01L21/762
Abstract: 本发明涉及半导体装置。在半导体装置中，抑制噪声经由密封环的传播。半导体装置(SM1)具备形成于包围电路形成区域的密封环区域(1C)的环状的密封环(SR)。密封环(SR)具有BOX层(BX)、n型半导体层(NR)以及由多层的布线(MR1、MR2、MR3、MR4、MR5)构成的环状的电极部(ESR)，电极部(ESR)经由插销电极(PL)而与n型半导体层(NR)电连接。
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公开(公告)号：CN108242443B
公开(公告)日：2023-01-10
申请号：CN201711437613.1
申请日：2017-12-26
Applicant: 瑞萨电子株式会社
IPC: H01L27/06 , H01L21/8234
Abstract: 本发明的半导体器件在区域1C中包括由SOI衬底的半导体层制成的顶部电极、由绝缘层制成的电容绝缘膜、由支撑板制成的底部电极、以及底部电极耦合到支撑板的引线部分(n型的高浓度杂质区域)。区域1B中的SOI晶体管形成在绝缘层(作为薄膜)之上的半导体层的主表面之上，并且可以通过向被布置在绝缘层的背面侧上的阱施加电压来调节阈值电压。
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公开(公告)号：CN113707646A
公开(公告)日：2021-11-26
申请号：CN202110559569.1
申请日：2021-05-21
Applicant: 瑞萨电子株式会社
IPC: H01L23/64
Abstract: 本公开涉及一种半导体器件。该半导体器件包括：第一基板；形成在第一基板上的多层布线层；第一电感器，在平面图中，该第一电感器被形成为多层布线层上的曲折形状；以及第二电感器，在平面图中，该第二电感器被形成为多层布线层上的曲折形状，并且被布置为在平面图中与第一电感器靠近且与第一电感器不重叠。变压器由第一电感器和第二电感器来构造；并且在平面图中，第一电感器和第二电感器沿着第一方向延伸，第一基板的一侧在该第一方向上延伸。
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