公开(公告)号：CN111490059A

公开(公告)日：2020-08-04

申请号：CN202010307165.9

申请日：2015-06-02

Applicant: 瑞萨电子株式会社

Inventor： 山口直

IPC: H01L27/146

Abstract: 本发明的各个实施例涉及半导体器件的制造方法。本发明可以改进半导体器件的性能。在对覆盖传输晶体管的栅极电极的绝缘膜进行各向异性蚀刻并且在栅极电极的侧壁之上形成侧壁间隔件之后，由于该各向异性蚀刻而在半导体衬底的内部形成的损伤层，通过使半导体衬底的表面氧化、形成牺牲氧化物膜、以及去除该牺牲氧化物膜，而被去除。

公开(公告)号：CN105826338A

公开(公告)日：2016-08-03

申请号：CN201610040720.X

申请日：2016-01-21

Applicant: 瑞萨电子株式会社

Inventor： 山口直

IPC: H01L27/146

CPC classification number: H01L27/1461 ,  H01L27/14612 ,  H01L27/14627 ,  H01L27/1463 ,  H01L27/14689 ,  H01L27/14698 ,  H01L27/14643 ,  H01L27/14683

Abstract: 本发明的各个实施例涉及制造半导体器件的方法。目的是防止由于在像素中的暗时白点缺陷导致像素特性的劣化。这些暗时白点缺陷的生成，归因于电子和Fe(铁)从在半导体衬底与通过用绝缘膜填充形成在半导体衬底的上表面中的沟槽而获得的元件隔离区域之间的界面附近的扩散。通过在半导体衬底的上表面中形成用围绕光电二极管形成区域的元件隔离区域来填充的沟槽、并且执行等离子体掺杂以将B(硼)引入到沟槽的侧壁和底表面中，来形成半导体层。

公开(公告)号：CN104241304A

公开(公告)日：2014-12-24

申请号：CN201410258184.1

申请日：2014-06-11

Applicant: 瑞萨电子株式会社

Inventor： 山口直

IPC: H01L27/146

CPC classification number: H01L27/14689 ,  H01L21/6835 ,  H01L27/14612 ,  H01L27/1462 ,  H01L27/1463 ,  H01L27/14636 ,  H01L27/14638 ,  H01L27/14685 ,  H01L27/14698 ,  H01L2221/68327

Abstract: 提供了一种制造半导体器件的方法。实现半导体器件的性能的提高。在一种制造半导体器件的方法中，在n型半导体衬底中形成作为p型半导体区域的p型井，p型半导体区域形成光电二极管的部分，并且形成转移晶体管的栅极电极。然后在形成作为n型半导体区域的n型井之后向半导体衬底施加微波以加热半导体衬底，n型半导体区域形成光电二极管的另一部分。随后形成转移晶体管的漏极区域。

公开(公告)号：CN102456742A

公开(公告)日：2012-05-16

申请号：CN201110321657.4

申请日：2011-10-21

Applicant: 瑞萨电子株式会社

Inventor： 山口直

IPC: H01L29/78 ,  H01L29/04 ,  H01L21/336

CPC classification number: H01L29/66636 ,  H01L21/26506 ,  H01L21/26566 ,  H01L21/30608 ,  H01L21/3065 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/66628 ,  H01L29/7843 ,  H01L29/7848

Abstract: 本发明涉及半导体器件以及制造半导体器件的方法。本发明的半导体器件含有(110)晶面取向硅衬底、和在pMIS区中形成的p沟道型场效应晶体管。该p沟道型场效应晶体管包括：经由栅极绝缘膜布置的栅电极；和源极/漏极区，其在布置在硅衬底中的沟槽的内部布置在栅电极的相反两侧，并包括晶格常数大于Si的SiGe。该沟槽在位于栅电极侧的侧壁部分处具有(100)晶面取向第一斜面和与该第一斜面相交的(100)晶面取向第二斜面。对于该配置，在衬底的表面(110)晶面和(100)晶面之间形成的角度是45°，使得以相对较锐的角度形成第一斜面。这样就可以有效地将压缩应变施加于p沟道型MISFET的沟道区。

公开(公告)号：CN119480631A

公开(公告)日：2025-02-18

申请号：CN202410779246.7

申请日：2024-06-17

Applicant: 瑞萨电子株式会社

Inventor： 山口直 ,  井上慎治

IPC: H01L21/285 ,  C23C16/455 ,  C23C16/40 ,  H01L21/04 ,  H10D30/01 ,  H10D30/66

Abstract: 本公开的各实施例涉及半导体器件及其制造方法。提高了半导体器件的可靠性。在本公开中，通过ALD方法在使用包含卤族元素和金属元素的材料气体的工艺中，在碳化硅半导体衬底上形成栅极绝缘膜。

公开(公告)号：CN118804677A

公开(公告)日：2024-10-18

申请号：CN202410306832.X

申请日：2024-03-18

Applicant: 瑞萨电子株式会社

Inventor： 山口直

IPC: H10N97/00 ,  H10B53/30

Abstract: 本公开的各实施例涉及半导体器件及其制造方法。改进了半导体器件的性能。栅极绝缘膜被形成在半导体衬底上。栅极电极被形成在栅极绝缘膜上。铁电膜和金属膜被形成在栅极绝缘膜与栅极电极之间。金属膜的厚度比铁电膜的厚度小。金属膜是非晶的。

公开(公告)号：CN110504274B

公开(公告)日：2024-08-02

申请号：CN201910314914.8

申请日：2019-04-18

Applicant: 瑞萨电子株式会社

Inventor： 山口直

IPC: H10B53/30

Abstract: 本公开的实施例涉及半导体装置及其制造方法。形成包含铪、氧和诸如锆的第一元素的第一非晶膜，在第一非晶膜上形成包含与铪、氧和第一元素中的任何一种不同的第二元素的多个晶粒，在多个晶粒和第一非晶膜上形成由与第一非晶膜相同的材料制成的第二非晶膜，以及在第二非晶膜上形成金属膜。此后，通过执行热处理，使第一非晶膜结晶以形成第一斜方铁电膜，并且使第二非晶膜结晶以形成第二斜方铁电膜。

公开(公告)号：CN109979997B

公开(公告)日：2024-07-05

申请号：CN201811632614.6

申请日：2018-12-28

Applicant: 瑞萨电子株式会社

Inventor： 山口直

IPC: H01L29/51 ,  H01L29/78 ,  H01L21/336 ,  H10B51/30

Abstract: 本申请的各实施例涉及半导体器件及其制造方法。在具有在栅极电极和半导体基底之间的铁电膜的铁电存储器中，防止了栅极绝缘膜的介电击穿并且增强了铁电膜的极化性能，以提高半导体器件的性能。在包括场效应晶体管的存储器单元中，该场效应晶体管包括被形成在半导体基底上的控制栅极电极，在控制栅极电极和半导体基底的主表面之间，顺电膜和铁电膜通过依次堆叠在半导体基底的主表面上而被形成。

公开(公告)号：CN116960180A

公开(公告)日：2023-10-27

申请号：CN202310446531.2

申请日：2023-04-24

Applicant: 瑞萨电子株式会社

Inventor： 大森和幸 ,  山口直

IPC: H01L29/78 ,  H01L21/336 ,  H10B51/30

Abstract: 本公开涉及半导体器件及其制造方法。一种铁电存储器单元包括形成在半导体衬底上的顺电膜和形成在顺电膜上的铁电层。铁电层包括铁电膜和多个晶粒。铁电膜由包含金属氧化物和第一元素的材料制成。多个晶粒由与形成铁电膜的材料不同的材料制成，并且由铁电体制成。

公开(公告)号：CN114497071A

公开(公告)日：2022-05-13

申请号：CN202111196828.5

申请日：2021-10-14

Applicant: 瑞萨电子株式会社

Inventor： 山口直

IPC: H01L27/11585 ,  H01L27/1159

Abstract: 本公开涉及半导体器件及其制造方法。该半导体器件包括半导体衬底、绝缘膜、铁电膜、第一种子层和控制栅极电极。半导体衬底包括形成在半导体衬底的主表面上的源极区和漏极区。绝缘膜形成在半导体衬底的主表面上，使得绝缘膜在平面图中位于源极区与漏极区之间。铁电膜形成在绝缘膜上并且包括铪和氧。第一种子层形成在铁电膜上。控制栅极电极形成在铁电膜上。第一种子层的材料包括铁电膜的至少一种材料和第一导电膜的至少一种材料。