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公开(公告)号：CN104681617B
公开(公告)日：2020-02-18
申请号：CN201410709104.X
申请日：2014-11-28
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L29/778 , H01L23/29 , H01L21/336 , H01L21/335
Abstract: 本发明涉及半导体器件以及制造半导体器件的方法。改善了半导体器件的特性。形成一种半导体器件以便具有形成在衬底上的沟道层、势垒层、在开口区中贯穿势垒层并到达沟道层的一定点的沟槽、经由栅极绝缘膜布置在沟槽中的栅电极，以及形成在开口区外部的势垒层上的绝缘膜。则，绝缘膜具有富Si氮化硅膜以及位于其下的富N氮化硅膜的叠层结构。因此，绝缘膜的上层设定为富Si氮化硅膜。这能提升击穿电压，并且还能提升蚀刻抗性。而绝缘膜的下层设定为富N氮化硅膜。这可以抑制崩塌。
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公开(公告)号：CN104377240B
公开(公告)日：2019-11-22
申请号：CN201410403957.0
申请日：2014-08-15
Applicant: 瑞萨电子株式会社
IPC: H01L29/778 , H01L29/423 , H01L21/335
Abstract: 本发明提供一种半导体器件，其具有形成在衬底上方的沟道层、形成在沟道层之上并且具有比沟道层的禁带宽度更大的禁带宽度的阻挡层、贯通阻挡层直至沟道层的中途的沟槽、以及经由栅极绝缘膜而配置在沟槽的内部的栅极电极。此外，沟槽的底部的端部为圆角形状并且与沟槽的底部的端部接触的栅极绝缘膜为圆角形状。通过如上所描述将沟槽的底部的端部设置有圆度，能够减小位于栅极电极的底部的端部与沟槽的底部的端部之间的、栅极绝缘膜的厚度。因此，也可以在沟槽的底部的端部形成沟道，从而减小沟道的电阻。
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公开(公告)号：CN110010687A
公开(公告)日：2019-07-12
申请号：CN201811654142.4
申请日：2018-12-26
Applicant: 瑞萨电子株式会社
Abstract: 本公开用于改进半导体器件的特性。在沟槽下方的漂移层中布置有具有与漂移层相反的导电类型的杂质的第一p型半导体区域，并且进一步布置第二p型半导体区域，第二p型半导体区域从上往下看与形成有沟槽的的区域间隔一定距离并且具有与漂移层相反的导电类型的杂质。第二p型半导体区域通过在Y方向(图中的深度方向)上布置在空间中的多个区域配置。因此，通过提供第一和第二p型半导体区域以及进一步通过布置由空间间隔的第二p型半导体区域，可以在保持栅极绝缘膜的击穿电压的同时降低比导通电阻。
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公开(公告)号：CN103545352B
公开(公告)日：2017-12-08
申请号：CN201310293438.9
申请日：2013-07-12
Applicant: 瑞萨电子株式会社
CPC classification number: H01L29/452 , H01L29/2003 , H01L29/205 , H01L29/517 , H01L29/518 , H01L29/66462 , H01L29/7787 , H01L29/78 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及一种半导体器件。提高由氮化物半导体材料制成的场效应晶体管的可靠性。一种欧姆电极包括多个隔离以彼此分开的单元电极。利用这种构造，可以防止导通态电流在y轴方向（负方向）上在单元电极中流动。此外，在相应的单元电极中，可以防止在y轴方向（负方向）上流动的导通态电流的电流密度增加。结果，可以提高欧姆电极的电迁移阻抗。
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公开(公告)号：CN104821340A
公开(公告)日：2015-08-05
申请号：CN201510060876.X
申请日：2015-02-05
Applicant: 瑞萨电子株式会社
IPC: H01L29/80
Abstract: 本发明涉及半导体器件。改进了半导体器件的特性。该半导体器件被构造成在形成在衬底上方的n+层、n型层、p型层、沟道层和阻挡层之中提供穿透阻挡层并且到达沟道层的中间部分的沟槽、布置在通过栅绝缘膜的凹槽内的栅电极、形成在栅电极两侧中的阻挡层上方的源电极和漏电极。n型层和漏电极通过到达n+层的连接部彼此电连接。p型层和源电极通过到达p型层的连接部彼此电连接。包括p型层和n型层的二极管设置在源电极和漏电极之间，从而防止因雪崩击穿而造成元件破裂。
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Patent Agency Ranking
公开(公告)号：CN104377240A
公开(公告)日：2015-02-25
申请号：CN201410403957.0
申请日：2014-08-15
Applicant: 瑞萨电子株式会社
IPC: H01L29/778 , H01L29/423 , H01L21/335
Abstract: 本发明提供一种半导体器件，其具有形成在衬底上方的沟道层、形成在沟道层之上并且具有比沟道层的禁带宽度更大的禁带宽度的阻挡层、贯通阻挡层直至沟道层的中途的沟槽、以及经由栅极绝缘膜而配置在沟槽的内部的栅极电极。此外，沟槽的底部的端部为圆角形状并且与沟槽的底部的端部接触的栅极绝缘膜为圆角形状。通过如上所描述将沟槽的底部的端部设置有圆度，能够减小位于栅极电极的底部的端部与沟槽的底部的端部之间的、栅极绝缘膜的厚度。因此，也可以在沟槽的底部的端部形成沟道，从而减小沟道的电阻。
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公开(公告)号：CN103545352A
公开(公告)日：2014-01-29
申请号：CN201310293438.9
申请日：2013-07-12
Applicant: 瑞萨电子株式会社
CPC classification number: H01L29/452 , H01L29/2003 , H01L29/205 , H01L29/517 , H01L29/518 , H01L29/66462 , H01L29/7787 , H01L29/78 , H01L2924/0002 , H01L2924/00 , H01L29/41 , H01L29/41725
Abstract: 本发明涉及一种半导体器件。提高由氮化物半导体材料制成的场效应晶体管的可靠性。一种欧姆电极包括多个隔离以彼此分开的单元电极。利用这种构造，可以防止导通态电流在y轴方向（负方向）上在单元电极中流动。此外，在相应的单元电极中，可以防止在y轴方向（负方向）上流动的导通态电流的电流密度增加。结果，可以提高欧姆电极的电迁移阻抗。
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公开(公告)号：CN110098258B
公开(公告)日：2024-10-01
申请号：CN201910087496.3
申请日：2019-01-29
Applicant: 瑞萨电子株式会社
IPC: H01L29/786 , H01L29/06 , H01L21/336
Abstract: 本发明的各实施例涉及半导体器件及其制造方法。在作为SiC衬底的半导体衬底上形成漂移层。漂移层包括第一至第三n型半导体层和p型杂质区域。在此，第二n型半导体层的杂质浓度高于第一n型半导体层的杂质浓度和第三n型半导体层的杂质浓度。而且，在平面图中，位于彼此相邻的p型杂质区域之间的第二半导体层与在沟槽中形成的栅极电极的至少一部分重叠。
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公开(公告)号：CN110010687B
公开(公告)日：2024-01-05
申请号：CN201811654142.4
申请日：2018-12-26
Applicant: 瑞萨电子株式会社
Abstract: 本公开用于改进半导体器件的特性。在沟槽下方的漂移层中布置有具有与漂移层相反的导电类型的杂质的第一p型半导体区域，并且进一步布置第二p型半导体区域，第二p型半导体区域从上往下看与形成有沟槽的区域间隔一定距离并且具有与漂移层相反的导电类型的杂质。第二p型半导体区域通过在Y方向(图中的深度方向)上布置在空间中的多个区域配置。因此，通过提供第一和第二p型半导体区域以及进一步通过布置由空间间隔的第二p型半导体区域，可以在保持栅极绝缘膜的击穿电压的同时降低比导通电阻。
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公开(公告)号：CN106920833B
公开(公告)日：2022-01-07
申请号：CN201611153469.4
申请日：2016-12-14
Applicant: 瑞萨电子株式会社
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本公开涉及半导体器件及其制造方法。其中MISFET形成为包括：共掺杂层，形成在衬底之上并且具有n型半导体区域和p型半导体区域；以及栅电极，经由栅极绝缘膜形成在共掺杂层之上。共掺杂层包含的p型杂质Mg的量大于n型杂质Si的量。因此，通过源于p型杂质(这里为Mg)的载体(空穴)来取消源于共掺杂层中的n型杂质(这里为Si)的载体(电子)，从而允许将共掺杂层用作p型半导体区域。通过将氢引入共掺杂层中的将要形成有n型半导体区域的区域来灭活Mg，从而使得该区域用作n型半导体区域。通过如此将氢引入到共掺杂层，可以在同一层中形成p型半导体区域和n型半导体区域。
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