公开(公告)号：CN117747655A

公开(公告)日：2024-03-22

申请号：CN202310175536.6

申请日：2023-02-28

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 杉山亨 ,  吉冈启 ,  小林仁 ,  洪洪 ,  矶部康裕 ,  关口秀树 ,  大野哲也 ,  小野村正明

IPC: H01L29/778 ,  H01L29/423

Abstract: 实施方式涉及半导体装置。实施方式的半导体装置具备氮化物半导体元件、第一二极管以及第二二极管，氮化物半导体元件包括导电性的安装基座、形成于安装基座之上的半导体基板、第一氮化物半导体层、第二氮化物半导体层、第一主电极、第二主电极、第一栅极电极和第二栅极电极，所述第一二极管包括与所述安装基座电连接的第一阳极电极和与所述第一主电极电连接的第一阴极电极，所述第二二极管包括与所述安装基座电连接的第二阳极电极和与所述第二主电极电连接的第二阴极电极。

公开(公告)号：CN115810599A

公开(公告)日：2023-03-17

申请号：CN202210077719.X

申请日：2022-01-24

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 杉山亨 ,  吉冈启 ,  矶部康裕

IPC: H01L23/488 ,  H01L23/498 ,  H01L25/18

Abstract: 实施方式提供能够减小寄生电感的半导体装置。在实施方式中，第1型的第1芯片具有：包含第1导电型的氮化物半导体层的第1半导体层、在第1面设置的第1电极焊盘、在第1面设置的第2电极焊盘、在第1面设置的第1栅极焊盘、在第1面设置的第3电极焊盘。与第1型不同的第2型的第2芯片具有：包含第2导电型的沟道的第2半导体层、在第3面的相反侧的第4面设置的第4电极焊盘、在与第1芯片的第1面对置的第3面设置且与第1芯片的第2电极焊盘接合的第5电极焊盘和在第3面设置且与第1芯片的第3电极焊盘接合的第2栅极焊盘。

公开(公告)号：CN115117166A

公开(公告)日：2022-09-27

申请号：CN202110842431.2

申请日：2021-07-26

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 小林仁 ,  矶部康裕 ,  洪洪

IPC: H01L29/778 ,  H01L29/40

Abstract: 实施方式提供可靠性出色的半导体装置。实施方式的半导体装置具备：半导体层，具有元件区域和元件分离区域；第一绝缘膜，设置在半导体层上；第一电极，设置在第一绝缘膜上，并沿第一方向延伸；第二电极，设置在半导体层上，在与第一方向交叉的第二方向上排列并沿第一方向延伸；第三电极，设置在半导体层上，在第二方向上排列并沿第一方向延伸；第二绝缘膜，设置在第一绝缘膜与半导体层之间，沿第二方向夹着第三电极；第一场板电极，设置在第一电极上，与第一电极连接；第二场板电极，设置在第一场板电极上，与第二电极连接；以及第三场板电极，设置在第三电极上，与第三电极连接。第二绝缘膜从元件分离区域上延伸至元件区域上的一部分。

公开(公告)号：CN114172123A

公开(公告)日：2022-03-11

申请号：CN202110029580.7

申请日：2021-01-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 杉山亨 ,  吉冈启 ,  洪洪 ,  矶部康裕 ,  小林仁 ,  大野哲也 ,  细川直范 ,  小野村正明 ,  岩井正明

IPC: H02H7/20 ,  H02H9/02 ,  H02H9/04 ,  H02M7/537

Abstract: 一种能应用于多种使用方案的半导体装置。半导体装置具备：半导体封装，半导体封装具有具备第一电极、第二电极和第一控制电极的n型沟道常断晶体管、具有电连接于第二电极的第三电极、第四电极和第二控制电极的常通晶体管、具有电连接于第二控制电极的第一阳极和电连接于第三电极的第一阴极的第一二极管及具有电连接于第一电极的第二阳极和电连接于第二电极的第二阴极的齐纳二极管；第一端子，设于半导体封装，电连接于第一电极；多个第二端子，电连接于第一电极，排列于第一方向上；第三端子，电连接于第四电极；多个第四端子，电连接于第一控制电极，排列于第一方向上；以及多个第五端子，电连接于第二控制电极，排列于第一方向上。

公开(公告)号：CN112532220A

公开(公告)日：2021-03-19

申请号：CN202010057939.7

申请日：2020-01-19

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 吉冈启 ,  杉山亨 ,  岩井正明 ,  细川直范 ,  小野村正明 ,  洪洪 ,  矶部康裕

IPC: H03K17/567 ,  H01L29/78

Abstract: 实施方式提供具有简易构造的半导体装置。实施方式的半导体装置具备：常关断晶体管，具有第1电极、第2电极、以及第1控制电极；常开启晶体管，具有电连接于第2电极的第3电极、第4电极、以及第2控制电极；第1元件，具有电连接于第1控制电极的第1端部和电连接于第1电极的第2端部，包含第1电容成分；以及第2元件，具有电连接于第1控制电极以及第1端部的第3端部和第4端部，包含第2电容成分，在将常关断晶体管的阈值电压设为Vth，将常关断晶体管的最大栅极额定电压设为Vg＿max，将第4端部的电压设为Vg＿on，将第1电容成分设为Ca、第2电容成分设为Cb时，Vth＜(Cb/(Ca+Cb))Vg＿on＜Vg＿max。

公开(公告)号：CN111697063A

公开(公告)日：2020-09-22

申请号：CN201910609701.8

申请日：2019-07-08

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 洪洪 ,  矶部康裕 ,  吉冈启 ,  杉山亨 ,  岩井正明 ,  细川直范 ,  小野村正明

IPC: H01L29/40 ,  H01L29/778

Abstract: 实施方式提供一种开关特性优异的半导体装置。实施方式的半导体装置(100)具备第一氮化物半导体层(3)即沟道层，位于第一氮化物半导体层(3)之上且带隙比第一氮化物半导体层(3)大的第二氮化物半导体层(4)即阻挡层；位于第二氮化物半导体层(4)之上且与第一氮化物半导体层(3)电连接的第一电极(5)即源极电极；位于第一氮化物半导体层(3)之上且与第一氮化物半导体层(3)电连接的第二电极(7)即漏极电极；位于第一电极(5)与第二电极(7)之间的栅极电极(6)；位于第二氮化物半导体层上且高度与栅极电极(6)相同的第一场板电极(8)；以及位于第一场板电极(8)与第二电极(7)之间的第二场板电极(9)。

公开(公告)号：CN106206709A

公开(公告)日：2016-12-07

申请号：CN201510297332.5

申请日：2015-06-03

Applicant: 株式会社东芝

Inventor： 洪洪 ,  矶部康裕 ,  吉冈启

IPC: H01L29/778 ,  H01L29/207 ,  H01L29/36

CPC classification number: H01L21/0262 ,  H01L21/02458 ,  H01L21/02505 ,  H01L21/0254 ,  H01L29/2003 ,  H01L29/201 ,  H01L29/207 ,  H01L29/7786

Abstract: 根据一个实施方式，半导体装置包括：第1半导体层，设置在基板上；第2半导体层，设置在所述第1半导体层上，包含掺杂有碳的氮化物半导体；第3半导体层，设置在所述第2半导体层上，包含掺杂有铟的氮化物半导体；以及第4半导体层，设置在所述第3半导体层上，包含带隙比所述第3半导体层大的氮化物半导体。第3半导体层的铟浓度大于1×1018cm－3且小于1×1019cm－3。

公开(公告)号：CN105957889A

公开(公告)日：2016-09-21

申请号：CN201510556147.3

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 大麻浩平 ,  高田贤治 ,  吉冈启 ,  矶部康裕 ,  洪洪

IPC: H01L29/772 ,  H01L29/778 ,  H01L29/20 ,  H01L29/423

CPC classification number: H01L29/42316 ,  H01L29/2003 ,  H01L29/207 ,  H01L29/404 ,  H01L29/42376 ,  H01L29/7786 ,  H01L29/772 ,  H01L29/778

Abstract: 本发明的实施方式提供一种能够减少电流崩塌，并且能够减少漏电流的半导体装置。半导体装置(1)具备：化合物半导体层(13)，设置在衬底(10)上；化合物半导体层(14)，设置在化合物半导体层(13)上，且带隙比化合物半导体层(13)大；以及栅极电极(17)，设置在化合物半导体层(14)上。栅极电极(17)的栅极长度比化合物半导体层(13)的厚度的2倍大，且为化合物半导体层(13)的厚度的5倍以下。

公开(公告)号：CN105826252A

公开(公告)日：2016-08-03

申请号：CN201510553389.7

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 增子真吾 ,  高田贤治 ,  鬼泽岳 ,  矶部康裕 ,  大麻浩平

IPC: H01L21/78 ,  H01L21/31

CPC classification number: H01L23/562 ,  H01L21/78 ,  H01L23/3157 ,  H01L29/2003 ,  H01L29/7783 ,  H01L2924/0002 ,  H01L2924/00 ,  H01L21/31

Abstract: 本发明的实施形态提供一种能够抑制不良的发生的半导体装置及其制造方法。实施形态的半导体装置(10)包含：衬底(30)；氮化物半导体层(31)，其设置在衬底(30)上；以及保护层(51)，其覆盖氮化物半导体层(31)的侧面，且包含碳。

公开(公告)号：CN106206707B

公开(公告)日：2019-11-05

申请号：CN201510296856.2

申请日：2015-06-03

Applicant: 株式会社东芝

Inventor： 洪洪 ,  矶部康裕 ,  大麻浩平 ,  吉冈启

IPC: H01L29/778 ,  H01L29/205

Abstract: 根据一个实施方式，半导体装置包括：第1半导体层，设置在基板上；第2半导体层，设置在第1半导体层上，包含n型杂质；第3半导体层，设置在第2半导体层上，电阻比第2半导体层大；第4半导体层，设置在第3半导体层上，包含氮化物半导体；以及第5半导体层，设置在第4半导体层上，包含带隙比第4半导体层大的氮化物半导体。