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公开(公告)号：CN116203886B
公开(公告)日：2025-05-16
申请号：CN202310250901.5
申请日：2023-03-15
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G05B19/042
Abstract: 本发明提供一种应用于FPGA的高安全电路设计，包括鉴权电路、回读译码电路、寄存器控制电路三个模块。鉴权电路将对FPGA的加密码流进行身份验证，若鉴权失败，将通过逻辑运算控制WBSTAR寄存器读出的值为预设的值；或在鉴权失败后，破坏针对WBSTAR寄存器回读的地址译码过程以使其回读地址错误。本发明根据FPGA配置及回读过程进行高安全设计，以鉴权结果控制回读地址译码过程或WBSTAR寄存器的读权限，保护FPGA的加密码流和数据，有效的防止了恶意码流注入和后门问题。
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公开(公告)号：CN112600547B
公开(公告)日：2023-08-29
申请号：CN202011439450.2
申请日：2020-12-07
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/017 , H03K19/0185
Abstract: 一种宽范围输入输出接口电路，属于集成电路领域；作为输出接口的情况下，利用辅助电压产生单元(103)的开启与关闭，通过双模式电平转换单元，使输出驱动单元(101)中PMOS晶体管栅源电压等于内核工作电源电压；作为输入接口的情况下，利用辅助电压产生单元(103)的开启与关闭，通过耐压输入缓冲器单元(104)和耐压输入缓冲器单元(105)的开启与关闭，使耐压输入缓冲器单元(104)中PMOS晶体管栅源电压等于输入输出接口电源电压。
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公开(公告)号：CN112650139B
公开(公告)日：2022-08-02
申请号：CN202011459833.6
申请日：2020-12-11
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G05B19/05
Abstract: 一种面向DDR3存储协议的时钟控制器及控制方法，摒弃传统的时钟控制电路，采用负反馈结构减少时钟受工艺、温度、噪声引起的影响，结构包括数字延时锁相环、镜像对称延时链、格雷码相位选择器、格雷码相位插值器实现对时钟的精准控制、较低的相位误差和较少的锁定时间。本发明面向DDR3存储协议的时钟控制器可以实现DDR3时钟的64级TAP的精准延时，保证采样时钟延迟数据有效窗口的中心位置，提高高频时钟采样的稳定性和可靠性，时钟最高频率最高可达到800MHz。
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公开(公告)号：CN113325744A
公开(公告)日：2021-08-31
申请号：CN202110450232.7
申请日：2021-04-25
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G05B19/042
Abstract: 一种面向DDR3存储协议的校准控制器，摒弃传统的时钟控制电路，采用负反馈结构减少时钟受工艺、温度、噪声引起的影响，结构包括数字延迟锁相环、镜像多相位延时链、多相位选择器、高精度相位插值器实现对时钟的精准控制、较低的相位误差和较少的锁定时间。本发明面向DDR3存储协议的校准控制器在最高频率800MHz条件下可以实现DDR3时钟的128级TAP的精准延时，最高延迟精度可达到9.77ps，保证采样时钟延迟数据有效窗口的中心位置，提高DDR3高频时钟采样的稳定性和可靠性。
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公开(公告)号：CN105790755B
公开(公告)日：2018-11-06
申请号：CN201610109372.7
申请日：2016-02-26
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/177
Abstract: 一种单粒子加固的可编程用户寄存器电路，通过对传统锁存器采用双冗余互锁结构的电路实现用户寄存器的单粒子加固设计，在此基础上加入多模可编程控制开关使用户寄存器能够在多种工作模式间切换，采用了多电源多模控制器电路，在数据路径上使用用户逻辑电源，在可编程开关上使用多模开关控制电源能够完全消除双冗余互锁结构的单粒子加固设计和可编程开关产生的时序影响。本发明单粒子加固指标比传统寄存器提高3个数量级，并且可以实现边沿触发器、电平锁存器、同步/异步的置位/复位、数据保持等可编程功能，使用户在使用可编程用户寄存器时具有更高的灵活性、更好的时序性能和极高的抗单粒子加固指标。
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Patent Agency Ranking
公开(公告)号：CN103546125B
公开(公告)日：2016-03-23
申请号：CN201310439348.6
申请日：2013-09-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K5/1252
Abstract: 一种多选一无毛刺时钟切换电路，可以完成多个时钟的无毛刺切换功能。该电路使用基本时钟门控单元堆叠实现多时钟切换功能，切换过程中使用保持电路维持输出电平。该时钟切换电路接收多个具有不同的频率和相位的时钟输入，产生与某个输入时钟同相位的时钟，并且时钟切换过程中不产生毛刺。该电路由基本的时钟门控单元堆叠而成，并且当输入时钟个数大于等于6时较传统时钟切换电路使用更少的资源。
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公开(公告)号：CN105244054A
公开(公告)日：2016-01-13
申请号：CN201510633972.9
申请日：2015-09-29
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G11C11/412
Abstract: 一种适用于宇航用SRAM型FPGA的抗单粒子瞬态加固寄存器，本发明的寄存器单元通过新型的延时单元对SET脉冲进行处理，使寄存器具有良好的抗SET能力。本发明的加固寄存器由内部数据与时钟产生电路、主锁存器、从锁存器输出缓冲级四个部分组成。内部数据与时钟产生电路使用与非门和或非门组成延时链对SET脉冲进行处理，主锁存器与从锁存器使用基于DICE结构的锁存器单元。本发明的加固寄存器利用DICE单元的固有特点，仅使用一个的延时链同时屏蔽时钟端CLK与数据端D上的SET脉冲。与以往的SET加固寄存器相比，本发明的延时单元更少，这使得加固寄存器整体面积小于传统加固方法。
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公开(公告)号：CN103546125A
公开(公告)日：2014-01-29
申请号：CN201310439348.6
申请日：2013-09-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K5/1252
Abstract: 一种多选一无毛刺时钟切换电路，可以完成多个时钟的无毛刺切换功能。该电路使用基本时钟门控单元堆叠实现多时钟切换功能，切换过程中使用保持电路维持输出电平。该时钟切换电路接收多个具有不同的频率和相位的时钟输入，产生与某个输入时钟同相位的时钟，并且时钟切换过程中不产生毛刺。该电路由基本的时钟门控单元堆叠而成，并且当输入时钟个数大于等于6时较传统时钟切换电路使用更少的资源。
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公开(公告)号：CN113886166B
公开(公告)日：2025-03-07
申请号：CN202111015082.3
申请日：2021-08-31
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F11/267 , G06F11/22
Abstract: 本发明公开了一种用于可编程逻辑中可变位宽存储器的自动测试电路，包括地址数据产生器、位宽选择器和可变位宽比较器；地址数据产生器用于自动产生15位顺序可自动翻转地址信号和数据、写使能信号，并传输给位宽选择器；位宽选择器接收到来自地址数据产生器的信号后，根据位宽选择情况对接收到的信号进行转换，并将转换后的信号传输至每一个待测存储器；可变位宽比较器用于接收来自待测存储器的输出数据信号，根据选择的位宽对信号进行转换，并将转换后的信号进行比较，得到测试结果后输出结果。本发明能够使用较少的电路结构，实现对可编程逻辑内嵌存储器的自动全遍历测试，并可根据存储器宽度选择适合的位宽进行测试，具备较高的测试效率和灵活性。
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公开(公告)号：CN111025133B
公开(公告)日：2022-02-22
申请号：CN201911019101.2
申请日：2019-10-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G01R31/317 , G01R31/3181
Abstract: 本发明涉及一种二阶Booth编码Wallace树乘法器电路的测试方法：S1、获取乘法器结构；S2、生成用于测试部分积产生电路的测试向量集合；S3、生成用于部分积压缩电路的测试向量集合：遍历部分积压缩电路中所有的压缩器单元的所有输入，得到部分积阵列输出的集合；根据乘法器拓扑结构，将部分积阵列输出的集合中的每个部分积阵列输出转换成乘法器的原始输入，从而得到用于测试部分积压缩电路的测试向量集合；S4、对比用于部分积产生电路和部分积压缩电路的测试向量，去除重复的测试向量，得到最终的测试向量集输入到乘法器中进行测试验证；S5、采用伪随机码测试方法，对最终求和电路部分的测试。本发明采用较少的测试向量，实现较高的测试覆盖率。
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