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公开(公告)号：CN103840823A
公开(公告)日：2014-06-04
申请号：CN201410051652.8
申请日：2014-02-14
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/177
Abstract: 本发明涉及基于JTAG接口的宇航FPGA通用刷新电路，该刷新电路设计有7个输入管脚、8个输出管脚，分别与PROM与FPGA的管脚连接，通过JTAG接口对SRAM型FPGA进行回读操作，确定FPGA型号并校验回读数据，若发生错误则从正确的数据源读取码流，从码流中截取有效部分，并通过JTAG接口将有效码流重新写入FPGA的内部配置位，从而完成配置存储器的刷新，通过本发明中的刷新电路，能够及时检测并纠正宇航用FPGA的单粒子翻转，消除宇航用FPGA发生空间单粒子翻转导致的功能故障，提高宇航FPGA空间应用可靠性。
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公开(公告)号：CN118551373B
公开(公告)日：2025-04-15
申请号：CN202410540554.4
申请日：2024-04-30
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明公开了一种基于代码混淆技术的Verilog源码保护系统和方法，该系统包括：迭代仲裁器，用于将接收到的Verilog源码逐行输入到词法分析器中；将收到的混淆模式向下传递至仲裁器；词法分析器，用于对Verilog源码中的代码进行分析分类后输出；仲裁器，用于以混淆模式作为参考信息，对标识符进行仲裁后输出；随机混淆器，用于对标识符进行随机混淆处理后输出；格式处理器，用于对所有输入信息进行布局混淆处理后输出；输出器，用于输出混淆后的Verilog代码。本发明能够以很低的复杂度完成大规模Verilog硬件代码的混淆处理，实现对代码的加密处理，可实现对Verilog源码的模块名、输入输出信号、寄存器和连线等信息的隐藏，进而实现对Verilog源代码知识产权的保护。
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公开(公告)号：CN113505560B
公开(公告)日：2023-10-03
申请号：CN202110691125.3
申请日：2021-06-22
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F30/394 , G06F30/398
Abstract: 本发明涉及一种FPGA布线拥塞预测方法及系统，包括：首先将FPGA布线拥塞预测问题建模为图像转换问题；根据所述图像转换问题，提取出所需要的特征信息参数；定义循环一致性生成对抗网络模型对所述图像转换问题进行求解，得到布线拥塞预测的结果。通过本发明所设计的FPGA布线拥塞预测方法及系统，可以在布局阶段根据一系列的中间及结果文件，对布线拥塞的结果进行精准预测，从而降低布线迭代所需耗费的时间，进一步提升FPGA EDA工具的工作效率，为FPGA的健康可持续发展提供有力支撑。
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公开(公告)号：CN109656870B
公开(公告)日：2023-07-04
申请号：CN201811378251.8
申请日：2018-11-19
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 一种SRAM型FPGA在轨动态重构管理的系统及方法，支持最多四通道、六种型号SRAM型FPGA，具备上电配置、动态配置、定时刷新、回读刷新、定时回读、动态重构、轮询校验的能力，多项工作任务在动态重构管理芯片的统一调度下进行切换，通过硬控制信号或串口控制指令进行工作模式调整，并且通过串口控制指令能够获取内部工作状态信息。
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公开(公告)号：CN114879957A
公开(公告)日：2022-08-09
申请号：CN202210302675.6
申请日：2022-03-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 一种利用可扩展标签语言编辑Eclipse界面及调用工具的方法，利用编写好的XML文件对Eclipse界面进行设计开发，生成一个菜单界面，包括：菜单中的层次关系，每个菜单项的图标以及功能函数调用；或在Eclipse中调用外部工具，并为每个工具创建和传递参数，将配置参数以及外部工具调用指令以命令行的形式输出，完成后将生成结果在Eclipse中显示；或指定输入文件及文件类型，调用Eclipse的插件开发接口，完成对界面工具的使用。本方法中限定了Eclipse界面的布局，只需要利用XML文件创建或编辑界面中的不同元素并指定元素类型及属性，无需再进行排版设计、界面布局，从而减轻了界面设计的复杂程度；通过XML代码调用外部工具或使用Eclipse插件来完成功能设计，简化了代码设计过程，提高开发效率。
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Patent Agency Ranking
公开(公告)号：CN105702296A
公开(公告)日：2016-06-22
申请号：CN201610127480.7
申请日：2016-03-07
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 一种单粒子加固FPGA的用户寄存器状态捕获电路，包括用户寄存器、晶体管M3、晶体管M4、SRAM存储单元、捕获信号产生电路，晶体管M3、晶体管M4放置在用户寄存器、SRAM存储单元之间，捕获信号产生电路产生输出信号CAPTURE，控制导通晶体管M3、晶体管M4导通，实现数据捕获回读。本发明状态捕获电路与现有技术相比，通过进行捕获回读操作，如果发现配置存储器阵列中存储的配置码流发生单粒子翻转，可以进行动态部分重配，如果配置存储器阵列中存储捕获用户寄存器状态的SRAM存储单元状态出现错误，可以对相应的逻辑进行复位处理，显著降低了FPGA芯片的单粒子翻转累积效应。
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公开(公告)号：CN103293468A
公开(公告)日：2013-09-11
申请号：CN201310121467.7
申请日：2013-04-09
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G01R31/3185
Abstract: 一种便于器件故障敏感度测试的故障注入系统及方法，注入系统包括控制芯片、待测器件和对比器件，待测器件与对比器件为相同的FPGA芯片且均与控制芯片连接，控制芯片包括待测器件故障注入模块、运行激励模块、结果比较模块和错误信息上传模块。控制芯片通过翻转配置码流的方式将故障注入进待测芯片中，同时运行待测器件和对比芯片，之后对比两者的运行结果，如果结果相同，证明待测器件没有发生错误，对该位错误不敏感，反之，证明待测器件发生错误，该位为错误敏感位。本发明可以方便的检测可编程逻辑器件的故障敏感度。
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公开(公告)号：CN118551373A
公开(公告)日：2024-08-27
申请号：CN202410540554.4
申请日：2024-04-30
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 本发明公开了一种基于代码混淆技术的Verilog源码保护系统和方法，该系统包括：迭代仲裁器，用于将接收到的Verilog源码逐行输入到词法分析器中；将收到的混淆模式向下传递至仲裁器；词法分析器，用于对Verilog源码中的代码进行分析分类后输出；仲裁器，用于以混淆模式作为参考信息，对标识符进行仲裁后输出；随机混淆器，用于对标识符进行随机混淆处理后输出；格式处理器，用于对所有输入信息进行布局混淆处理后输出；输出器，用于输出混淆后的Verilog代码。本发明能够以很低的复杂度完成大规模Verilog硬件代码的混淆处理，实现对代码的加密处理，可实现对Verilog源码的模块名、输入输出信号、寄存器和连线等信息的隐藏，进而实现对Verilog源代码知识产权的保护。
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公开(公告)号：CN116796678A
公开(公告)日：2023-09-22
申请号：CN202310768580.8
申请日：2023-06-27
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F30/347 , G06F30/343 , G06F111/06
Abstract: 一种基于解析式技术的FPGA布局方法，首先对综合后的网表文件进行解析，完成对网表文件中所包含的逻辑单元的提取。将逻辑单元的布局问题建模为半周线长的二次优化问题进行求解，得到逻辑单元的初始位置坐标。在此基础上，通过建立源割以及目标割间的映射关系，完成对逻辑单元位置合法化的操作，得到逻辑单元最终的布局位置，最终将布局结果按照特定的格式输出到布局结果文件中。本发明利用解析式方法完成对FPGA逻辑单元的自动布局，能够大幅度提升布局方法的运行效率。
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公开(公告)号：CN112034331B
公开(公告)日：2023-04-18
申请号：CN202010826182.3
申请日：2020-08-17
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G01R31/317 , G01R31/319
Abstract: 一种基于FPGA的电路模块测试方法，包括步骤：1)获取目标电路模块的电路网表；2)获取测试电路模块的电路网表；3)根据目标电路模块的电路网表和测试电路模块的电路网表生成整体电路模块的电路网表，具体为：将测试电路模块的测试端口对应连接到目标电路模块的硬宏单元上，同时删除测试电路模块对应的硬宏单元；或将目标电路模块的测试端口对应连接到测试电路模块的硬宏单元上，同时删除目标电路模块对应的硬宏单元；4)使用步骤3)获得的整体电路模块的电路网表，对所述目标电路模块进行测试。本发明模拟了FPGA中IP核等电路模块通常作为整体电路的一部分的真实使用环境，从而使测试结果更准确。
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