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公开(公告)号：CN117038709B
公开(公告)日：2024-01-26
申请号：CN202311285992.2
申请日：2023-10-07
Applicant: 之江实验室
IPC: H01L29/06 , H01L29/10 , H01L29/08 , H01L29/78 , H01L21/336
Abstract: 本说明书公开了一种可重构二维沟道晶体管及其制备方法。所述可重构二维沟道晶体管包括：衬底、沟道、源极、漏极、栅极，其中，沟道位于衬底上方，源极和漏极分别位于沟道两端，栅极位于沟道上方，源极包括：源区、源极可移动离子薄膜层、源极掺杂电极、源极金属电极，漏极包括：漏区、漏极可移动离子薄膜层、漏极掺杂电极、漏极金属电极，栅极包括：栅电介质层、栅金属电极，沟道、源区、漏区由双极性层状二维半导体材料构成。
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公开(公告)号：CN116863936B
公开(公告)日：2023-12-19
申请号：CN202311130282.2
申请日：2023-09-04
Applicant: 之江实验室
Abstract: 本发明公开了一种基于FeFET存算一体阵列的语音识别方法，所述方法包括：获取并预处理待识别的语音信号，得到第一矩阵；对预先训练好的语音识别网络进行拆分，将拆分后的语音识别网络部署在FeFET阵列上；将第一矩阵输入至FeFET阵列，得到第一结果；利用FeFET阵列基于归一化指数函数对第一结果进行处理，得到第二结果；根据第二结果判断语音信号对应的识别类型结果。本发明方法利用FeFET存算一体阵列同时具备存储和计算功能的特性，语音识别网络中的部分卷积运算拆分部署在阵列上，提高了运算速度，降低了运算所需的功耗，节省了硬件资源开销，并具有较好语音识别效果。
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公开(公告)号：CN116662730B
公开(公告)日：2023-10-20
申请号：CN202310960973.9
申请日：2023-08-02
Applicant: 之江实验室
Abstract: 本发明公开一种基于FPGA的Cholesky分解计算加速系统，该系统包括DDR存储器、AXI接口、基于FPGA实现的主体电路；基于FPGA实现的主体电路包括n块分布式RAM、n‑1个非对角线元素计算电路和1个对角线元素计算电路；系统还包括运算优化模块、对角线元素计算模块和非对角线元素计算模块；对角线元素计算模块和非对角线元素计算模块按照从左到右从上到下的顺序对输入的正定对称矩阵A执行Cholesky分解计算，直至最后一个元素ann分解计算完毕，并得到上三角矩阵R；最后通过AXI接口统一将所述上三角矩阵R输出并写回所述DDR存储器保存。该系统能够减少FPGA硬件资源的消耗，适应各种尺寸矩阵的Cholesky分解，并能够提升并行计算效率。
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公开(公告)号：CN116243885B
公开(公告)日：2023-07-25
申请号：CN202310536623.X
申请日：2023-05-12
Applicant: 之江实验室
IPC: G06F7/501 , H03K19/094 , H03K19/20
Abstract: 本说明书公开了一种全加器电路及多位全加器，可以通过将各场效应晶体管进行并联以及串联，从而组成构成全加器电路的异或电路、同或电路、求和电路、以及进位电路的电路结构设计，可以使得全加器电路所需的晶体管的数量减少，进而可以降低全加器电路的功耗，并提升了全加器电路的集成度。
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公开(公告)号：CN116344345A
公开(公告)日：2023-06-27
申请号：CN202310219281.9
申请日：2023-03-03
Applicant: 之江实验室
IPC: H01L21/336 , H01L29/78 , H01L29/51 , H01L21/28 , H01L29/06 , H01L29/417 , H01L29/423 , H10B51/30
Abstract: 本发明涉及一种铁电场效应晶体管及其制备方法和铁电存储器。铁电场效应晶体管的制备方法包括以下步骤：在基底上形成氧化物半导体层，氧化物半导体层包括沟道区和位于沟道区两侧的源区和漏区；在沟道区上形成铁电材料层，在铁电材料层上形成顶栅极；形成金属反应层以覆盖源区、漏区和顶栅极；在氧化性气氛中，于300℃～600℃下退火，诱导铁电材料层形成铁电相，得铁电介质层，并使源区和漏区的氧元素被金属反应层夺取，得导体化源区和导体化漏区；并使金属反应层自发氧化，得钝化层；在钝化层中形成源极和漏极。该法通过一次退火实现诱导铁电材料层形成铁电相、促使源/漏区导体化和淀积钝化层的功能，制得高性能和高耐久性的器件。
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Patent Agency Ranking
公开(公告)号：CN116190426A
公开(公告)日：2023-05-30
申请号：CN202310442153.0
申请日：2023-04-23
Applicant: 之江实验室
IPC: H01L29/10 , H01L29/417 , H01L29/423 , H01L29/78 , H01L21/336 , B82Y30/00 , B82Y40/00
Abstract: 本说明书公开了一种纳米片晶体管及纳米片晶体管的重构、制备方法，可以通过呈环形状包裹纳米片的源极可移动离子薄膜层以及漏极可移动离子薄膜层中的可移动离子，在施加在源极掺杂电极以及漏极掺杂电极的电信号作用下，所呈现的不同的极化状态，控制纳米片晶体管可以重构为P沟道晶体管或N沟道晶体管使用，从而可以提高纳米片晶体管的资源利用率，进而可以降低使用该纳米片晶体管的集成电路的成本。
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公开(公告)号：CN115763480A
公开(公告)日：2023-03-07
申请号：CN202211294670.X
申请日：2022-10-21
Applicant: 之江实验室
IPC: H01L27/092 , H01L29/16 , H01L29/161 , H01L29/20
Abstract: 本发明公开了一种基于超高迁移率场效应晶体管的低功耗CMOS电路，所述低功耗CMOS电路由超高空穴迁移率场效应晶体管和超高电子迁移率场效应晶体管串联组成；所述超高空穴迁移率场效应晶体管的衬底采用n型高迁移率沟道材料；所述超高电子迁移率场效应晶体管的衬底采用p型高迁移率沟道材料。超高迁移率场效应晶体管由其迁移率调制实现，所述迁移率调制是基于可移动带正电氧空位受电场调控形成的偶极子作用，本发明基于超高电子和空位迁移率的场效应晶体管，极大提升器件性能，减小操作电压，实现低功耗的CMOS电路，这可用于数字电路集成芯片。
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公开(公告)号：CN115033843B
公开(公告)日：2022-11-08
申请号：CN202210948609.6
申请日：2022-08-09
Applicant: 之江实验室
Abstract: 本发明公开一种基于三角脉动阵列的协方差矩阵计算的电路实现方法，该方法对协方差计算公式执行转换处理，使之适于数字电路并行计算；根据三角脉动阵列尺寸，对待求协方差矩阵进行分块，从而定制行—列“Z”型交织寻址方式的数据结构，为三角脉动阵列并发同步提供操作数输入；脉动阵列为三角形结构，包含对角线处理单元和内部普通处理单元，对角线处理单元包含列向量乘累加与列向量求和功能且有三种工作模式，内部普通处理单元不含列向量求和功能，所有处理单元在同一时钟下以脉动方式并行流水线工作。本发明适合于各种尺寸规模的协方差矩阵计算，尤其是基于数字电路方式实现的协方差矩阵计算。
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公开(公告)号：CN114639729B
公开(公告)日：2022-10-11
申请号：CN202210533320.8
申请日：2022-05-17
Applicant: 之江实验室
IPC: H01L29/423 , H01L29/78
Abstract: 本发明公开了一种场效应晶体管、低功耗CMOS集成芯片、电路及设备。所述场效应晶体管其自下而上包括衬底、绝缘界面层、栅介质层、栅电极；所述衬底两边分别设有源极和漏极，所述栅介质层具有可移动离子。所述可移动离子在电场下的迁移会在界面处产生偶极子；所述偶极子在电场转向时发生反转，使得所述场效应晶体管具有负电容特性而能实现超陡峭亚阈值摆幅。本发明可以利用栅介质中可移动离子实现超陡峭亚阈值摆幅晶体管，这可用于低功耗CMOS集成芯片。
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公开(公告)号：CN115035128A
公开(公告)日：2022-09-09
申请号：CN202210953652.1
申请日：2022-08-10
Applicant: 之江实验室
Abstract: 本发明公开一种基于FPGA的图像重叠滑窗分割方法及系统，该方法根据原始输入图像的列大小和分割子图的尺寸，确定FPGA片内BRAM存储资源开销，利用FPGA片内各块BRAM并行缓存各分割子图的像素数据，当BRAM接收到的像素数据达到预设值或是分割子图最后一个像素写入到片内BRAM，则以突发连续写方式从片内BRAM写到片外DDR存储；对于横向重叠滑窗分割产生的重复数据，采用同步并行写入到当前分割子图及其相邻分割子图分别对应的片内BRAM；对于纵向滑窗分割产生的重复数据，采取片外DDR存储起始地址回退偏移加拼接的方法。本发明可解决图像分割过程中低效率的数据访问引起的耗时严重问题。
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