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公开(公告)号：CN115884592A
公开(公告)日：2023-03-31
申请号：CN202211188493.7
申请日：2022-09-27
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 本公开提供了半导体器件。一种半导体器件包括：多个栅电极，在基板上在第一水平方向上延伸并且每个包括彼此相对的第一垂直延伸侧壁和第二垂直延伸侧壁；沟道层，布置在每个栅电极的第一垂直延伸侧壁上并包括垂直延伸部分；铁电层和栅极绝缘层，依次位于沟道层和每个栅电极的第一垂直延伸侧壁之间使得铁电层在栅极绝缘层和栅电极之间；绝缘层，在每个栅电极的第二垂直延伸侧壁上；以及多条位线，电连接到沟道层并在与第一水平方向不同的第二水平方向上延伸。
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公开(公告)号：CN115799298A
公开(公告)日：2023-03-14
申请号：CN202210515049.5
申请日：2022-05-11
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体装置，所述半导体装置包括：沟道；栅极结构，位于沟道上；第一源/漏极，布置在沟道的第一端处并包括金属；第一可调带隙层，布置在沟道与第一源/漏极之间，并且具有根据应力而变化的带隙；第一电致伸缩层，位于栅极结构与第一可调带隙层之间，第一电致伸缩层具有基于电场的施加而变形且在被施加电场时变形的性质；以及第二源/漏极，位于沟道的第二端处。
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公开(公告)号：CN111403388A
公开(公告)日：2020-07-10
申请号：CN201911051043.1
申请日：2019-10-31
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242
Abstract: 一种半导体器件和制造该半导体器件的方法，该方法包括：在基板上形成器件隔离层，该器件隔离层限定多个有源区；以及形成与有源区交叉且被掩埋在基板中的多条栅极线。形成栅极线包括在基板上形成与有源区交叉的沟槽；在沟槽的侧壁和底表面上形成功函数控制层；在功函数控制层上形成导电层；在功函数控制层上和在导电层上顺序地形成阻挡层和源层，源层包括功函数控制元素；以及使功函数控制元素从源层扩散到功函数控制层的上部分中。
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公开(公告)号：CN101308812A
公开(公告)日：2008-11-19
申请号：CN200810099060.8
申请日：2008-05-16
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L21/8242 , H01L27/108 , H01L23/522
CPC classification number: H01L27/10888 , H01L21/76897 , H01L27/10855
Abstract: 提供了制造具有自对准接触栓塞的半导体器件的方法。方法包括：在半导体基板上形成下绝缘层；在下绝缘层上形成相互平行的多个互连图案；形成上绝缘层，其被配置为填充在互连图案之间；以及，形成跨越多个互连图案的多个第一掩膜图案，多个第一掩膜图案中的第一掩膜图案在具有上绝缘层的半导体基板上相互平行。方法可以包括：形成第二掩膜图案，其自对准于多个第一掩膜图案并且位于多个第一掩膜图案中的第一掩膜图案之间，使用第一和第二掩膜图案和多个互连图案作为刻蚀掩膜，刻蚀上绝缘层和下绝缘层，以形成使半导体基板暴露的多个接触孔，并且在多个接触孔的相应接触孔中形成多个接触栓塞。还提供了半导体器件。
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Patent Agency Ranking
公开(公告)号：CN118540945A
公开(公告)日：2024-08-23
申请号：CN202410006431.2
申请日：2024-01-02
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件，包括：位线，在衬底上沿第一方向延伸；第一字线，在位线上沿第二方向延伸；第二字线，在位线上沿第二方向延伸，并且在第一方向上与第一字线间隔开；背栅电极，在第一字线和第二字线之间，并且沿第二方向延伸；第一有源图案，在位线上并且在第一字线和背栅电极之间；以及第二有源图案，在位线上并且在第二字线和背栅电极之间。
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公开(公告)号：CN116419573A
公开(公告)日：2023-07-11
申请号：CN202211649703.8
申请日：2022-12-21
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体器件，其包括：衬底；包括电极和沟道分离图案的堆叠，电极堆叠在衬底上并彼此间隔开，沟道分离图案在相邻电极之间；以及穿透堆叠的垂直结构，其中垂直结构包括导电柱、沟道结构以及在导电柱和沟道结构之间的插入层，沟道结构包括通过沟道分离图案彼此垂直间隔开的第一沟道层和第二沟道层，电极包括第一电极和第二电极，第一电极和第二电极连接到第一沟道层和第二沟道层，沟道分离图案在第一沟道层和第二沟道层之间，沟道分离图案在连接到第一沟道层的一个第二电极和连接到第二沟道层的一个第一电极之间。
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公开(公告)号：CN109671709B
公开(公告)日：2023-06-06
申请号：CN201811192019.5
申请日：2018-10-12
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 本发明公开了一种半导体存储器装置及一种制造半导体存储器装置的方法。所述半导体存储器装置包括：装置隔离层，界定衬底的有源区；以及栅极线，掩埋在衬底中且穿过有源区延伸。栅极线中的每一者包括：导电层；衬层，设置在导电层与衬底之间且将导电层与衬底分隔开；以及第一逸出功调整层，设置在导电层及衬层上。第一逸出功调整层包含第一逸出功调整材料。第一逸出功调整层的逸出功小于导电层及衬层的逸出功。本发明的半导体存储器装置具有增强的电特性。
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公开(公告)号：CN115666135A
公开(公告)日：2023-01-31
申请号：CN202210320618.0
申请日：2022-03-29
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体装置，所述半导体装置包括：第一导线，设置在基底上并且在垂直于基底的顶表面的第一方向上彼此间隔开；第二导线，在平行于基底的顶表面的第二方向上与第一导线间隔开；栅电极，设置在第一导线与第二导电线之间并且在第一方向上延伸；多个沟道图案，设置为包围栅电极的侧表面并且在第一方向上彼此间隔开；铁电图案，在所述多个沟道图案中的每个与栅电极之间；以及栅极绝缘图案，在所述多个沟道图案中的每个与铁电图案之间。所述多个沟道图案中的每个连接到第一导线中的一条对应的第一导线和第二导线中的一条对应的第二导线。
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公开(公告)号：CN115497981A
公开(公告)日：2022-12-20
申请号：CN202210653191.6
申请日：2022-06-09
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件，包括：多个半导体图案，沿第一水平方向延伸，并在第二水平方向和竖直方向上彼此分离，每个半导体图案包括沿第一水平方向布置的第一源/漏区、沟道区、以及第二源/漏区；多个栅极绝缘层，覆盖沟道区的上表面或侧表面；多条字线，在沟道区的上表面或侧表面上；以及多个电阻式开关单元，分别连接到半导体图案的第一侧壁，沿第一水平方向延伸，并在第二水平方向和竖直方向上彼此分离，每个电阻式开关单元包括第一电极、第二电极、以及在第一电极和第二电极之间并包括碳纳米管的电阻式开关材料层。
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