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公开(公告)号：CN114388012A
公开(公告)日：2022-04-22
申请号：CN202110528518.2
申请日：2021-05-14
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 提供了一种被配置为执行存储器内处理的存储器装置。所述存储器装置包括：多个存储器内算术单元，均被配置为执行流水线化的算术运算的存储器内处理；以及多个存储器存储体，被分配给所述多个存储器内算术单元，使得由n个存储器存储体组成的集合被分配给所述多个存储器内操作单元中的每个，每个存储器存储体被配置为在流水线化的算术运算被执行时执行从所述多个存储器内算术单元请求的数据的访问操作。所述多个存储器内算术单元中的每个被配置为以小于或等于n与所述多个存储器存储体中的每个的第二操作频率的乘积的第一操作频率操作。
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公开(公告)号：CN114138173A
公开(公告)日：2022-03-04
申请号：CN202110940332.8
申请日：2021-08-16
Applicant: 三星电子株式会社
IPC: G06F3/06
Abstract: 一种存储器设备，包括：多个引脚，用于从外部设备接收控制信号；第一存储体，具有第一存储单元，其中，第一存储体在第一操作模式和第二操作模式下被激活；第二存储体，具有第二存储单元，其中，第二存储体在第一操作模式下被去激活并在第二操作模式下被激活；处理单元，被配置为在第二操作模式下对从第一存储单元输出的第一数据和从第二存储单元输出的第二数据执行操作；以及存储器中处理(PIM)模式控制器，被配置为响应于控制信号而选择指示第一操作模式和第二操作模式之一的模式信息，并根据该模式信息来控制至少一个存储器参数、至少一个模式寄存器组(MRS)值或者刷新模式。
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公开(公告)号：CN113140236A
公开(公告)日：2021-07-20
申请号：CN202011025517.8
申请日：2020-09-25
Applicant: 三星电子株式会社
Inventor： 吴成一
IPC: G11C5/06
Abstract: 一种存储器管芯包括：第一存储体，包括第一存储器单元；第二存储体，包括第二存储器单元；第一局部处理器，与第一存储体局部输入/输出线连接，通过第一存储体局部输入/输出线传输所述第一存储体的第一局部存储体数据，并且被配置为对第一局部存储体数据执行第一局部计算；第二局部处理器，与第二存储体局部输入/输出线连接，通过第二存储体局部输入/输出线传输第二存储体的第二局部存储体数据，并且被配置为对所述第二局部存储体数据执行第二局部计算；以及全局处理器，被配置为控制第一存储体、第二存储体、第一局部处理器和第二局部处理器，并且对第一局部计算的第一局部计算结果和第二局部计算的第二局部计算结果执行全局计算。
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公开(公告)号：CN111694514A
公开(公告)日：2020-09-22
申请号：CN202010165077.X
申请日：2020-03-11
Applicant: 三星电子株式会社
Abstract: 一种存储器设备包括：存储器存储体，其包括至少一个存储体组；存储器中处理器(PIM)电路，包括被布置为与存储体组相对应的第一处理元件，其通过使用由主机提供的数据和从存储体组读出的数据中的至少一个来处理运算；处理元件输入和输出(PEIO)选通电路，其被配置为控制被布置为与存储体组中的每个存储体相对应的存储体局部IO和被布置为与存储体组相对应的存储体组IO之间的电连接；以及控制逻辑，其被配置为执行控制操作，使得执行对存储器存储体的存储器操作或者由PIM电路处理运算。当运算由第一处理元件处理时，PEIO选通电路阻断存储体局部IO和存储体组IO之间的电连接。
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公开(公告)号：CN111679786A
公开(公告)日：2020-09-18
申请号：CN202010149237.1
申请日：2020-03-05
Applicant: 三星电子株式会社
Abstract: 一种存储设备，包括存储单元阵列、信号线、模式选择器电路、命令转换器电路和内部处理器。存储单元阵列包括第一和第二存储区域。模式选择器电路被配置为基于与命令一起接收的地址生成用于控制存储设备进入内部处理模式的处理模式选择信号。命令转换器电路被配置为响应于处理模式选择信号的激活将接收到的命令转换为内部处理操作命令。内部处理器被配置为在内部处理模式下响应于内部处理操作命令在第一存储区域上执行内部处理操作。
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Patent Agency Ranking
公开(公告)号：CN109992538A
公开(公告)日：2019-07-09
申请号：CN201811618873.3
申请日：2018-12-28
Applicant: 三星电子株式会社
IPC: G06F13/16
Abstract: 本发明提供了一种存储器件。所述存储器件可以包括耦接到输入/输出总线的多个存储体和耦接到所述多个存储体的存储控制器。所述存储控制器可以被配置为控制所述多个存储体的操作，其中所述多个存储体中的每一个存储体可以包括：包括被配置为对数据进行存储的多个存储单元的存储模块阵列；耦接到所述输入/输出总线的锁存电路，其中所述锁存电路可以被配置为对经由所述输入/输出总线接收到的目标数据进行存储以提供所存储的目标数据；以及耦接到所述锁存电路的比较电路，其中所述比较电路可以被配置为将由所述存储模块阵列输出的存储数据与所存储的目标数据进行比较，以向所述存储控制器提供结果数据。
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公开(公告)号：CN106997324A
公开(公告)日：2017-08-01
申请号：CN201611152034.8
申请日：2016-12-14
Applicant: 三星电子株式会社
IPC: G06F12/02
Abstract: 一种非易失性存储器模块包括：至少一个非易失性存储器；至少一个非易失性存储器控制器，被配置为控制非易失性存储器；至少一个动态随机存取存储器(DRAM)，用作至少一个非易失性存储器的缓存；数据缓冲器，被配置为存储在至少一个DRAM与外部设备之间交换的数据；和存储器模块控制设备，被配置为控制非易失性存储器控制器、至少一个DRAM和数据缓冲器。至少一个DRAM存储对应于缓存数据的标签并且比较存储的标签与输入的标签信息，以确定是否输出缓存数据。
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公开(公告)号：CN110390388B
公开(公告)日：2024-09-10
申请号：CN201811405971.9
申请日：2018-11-23
Applicant: 三星电子株式会社
IPC: G06N3/063 , H01L23/498 , H01L23/535 , H01L23/48
Abstract: 提供了具有三维堆叠结构的神经形态电路和包括该神经形态电路的半导体装置。半导体装置包括包含一个或更多个突触核心的第一半导体层，每个突触核心包括被布置为执行神经形态计算的神经电路。第二半导体层堆叠在第一半导体层上，并包括在突触核心之间形成物理传输路径的互连件。第三半导体层堆叠在第二半导体层上并包括一个或更多个突触核心。形成至少一个贯通电极，信息通过所述至少一个贯通电极在第一半导体层至第三半导体层之间传输。来自第一半导体层中的第一突触核心的信息经由一个或更多个贯通电极和第二半导体层的互连件传输到第三半导体层中的第二突触核心。
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公开(公告)号：CN115248784A
公开(公告)日：2022-10-28
申请号：CN202210082121.X
申请日：2022-01-24
Applicant: 三星电子株式会社 , 延世大学校产学协力团
IPC: G06F12/02 , G06F12/1009 , G06F3/06
Abstract: 提供了一种控制器、包括控制器的计算系统以及在计算系统中创建和搜索页表条目的方法。所述控制器创建包括多个页表条目的页表，所述页表条目包括用于将虚拟地址翻译为物理地址的映射信息。所述多个页表条目中的每一个包括：虚拟页面编号、物理帧编号、有效信息和大小信息。所述虚拟页面编号被包括在虚拟地址中，所述物理帧编号被包括在物理地址中，所述有效信息包括第一预定数目的位，并且所述大小信息包括第二预定数目的位。所述第一预定数目的位表示页表条目中的地址翻译范围或要成组的页表条目的数目，并且所述大小信息表示由所述第一预定数目的位中的每个位指示的大小。
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公开(公告)号：CN107423230B
公开(公告)日：2021-07-13
申请号：CN201710357927.4
申请日：2017-05-19
Applicant: 三星电子株式会社
IPC: G06F12/02 , G06F12/0893 , G06F11/10
Abstract: 公开了存储模块、具有该存储模块的计算系统以及测试计算系统的标签错误方法。该计算系统的方法包括：在处理器处将命令和地址输出到存储器模块；从存储器模块接收指示将对应于地址的标签与存储在存储器模块中的标签进行比较的结果的匹配/不匹配比特；在处理器处通过使用多数表决根据匹配/未匹配比特中确定高速缓存命中/未命中；以及在处理器处将所确定的高速缓存命中/未命中的信息输出到存储器模块。
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