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公开(公告)号：CN115293319A
公开(公告)日：2022-11-04
申请号：CN202210189101.2
申请日：2022-02-28
Applicant: 三星电子株式会社 , 延世大学校产学协力团
Abstract: 公开了一种脉动阵列以及包括脉动阵列的加速器。所述脉动阵列可以包括以n×n矩阵设置的n×n个处理元件(n是等于或大于至少4的整数)，其中，所述n×n个处理元件对第一输入n×n矩阵的行向量的第一输入数据和第一权重n×n矩阵的列向量的第一权重数据进行第一卷积运算，以生成n个第一输出数据，或者通过划分n×n个处理元件而构成的至少k个部分脉动阵列(k是等于或大于至少4的整数)中的每一者包括以m×m矩阵(m为小于n并且等于或大于2的整数)设置的m×m个子处理元件。
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公开(公告)号：CN115248784A
公开(公告)日：2022-10-28
申请号：CN202210082121.X
申请日：2022-01-24
Applicant: 三星电子株式会社 , 延世大学校产学协力团
IPC: G06F12/02 , G06F12/1009 , G06F3/06
Abstract: 提供了一种控制器、包括控制器的计算系统以及在计算系统中创建和搜索页表条目的方法。所述控制器创建包括多个页表条目的页表，所述页表条目包括用于将虚拟地址翻译为物理地址的映射信息。所述多个页表条目中的每一个包括：虚拟页面编号、物理帧编号、有效信息和大小信息。所述虚拟页面编号被包括在虚拟地址中，所述物理帧编号被包括在物理地址中，所述有效信息包括第一预定数目的位，并且所述大小信息包括第二预定数目的位。所述第一预定数目的位表示页表条目中的地址翻译范围或要成组的页表条目的数目，并且所述大小信息表示由所述第一预定数目的位中的每个位指示的大小。
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公开(公告)号：CN110781105B
公开(公告)日：2025-02-14
申请号：CN201910201920.2
申请日：2019-03-18
Applicant: 三星电子株式会社
IPC: G06F13/16
Abstract: 提供了一种存储设备、一种操作存储设备的方法和一种系统。存储设备包括存储单元阵列和执行内部处理操作的存储器内处理器(PIM)。在内部处理模式下，存储设备基于存储在存储单元阵列中的内部处理信息通过PIM来执行内部处理操作。当内部处理信息是指示内部处理操作的类型的内部处理操作命令时，存储设备将包括内部处理读取命令和内部处理写入命令的内部处理操作命令输出到主机设备。主机设备向存储设备发出从数据事务命令和内部处理操作命令中确定的优先命令。
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公开(公告)号：CN111679786B
公开(公告)日：2024-05-14
申请号：CN202010149237.1
申请日：2020-03-05
Applicant: 三星电子株式会社
Abstract: 一种存储设备，包括存储单元阵列、信号线、模式选择器电路、命令转换器电路和内部处理器。存储单元阵列包括第一和第二存储区域。模式选择器电路被配置为基于与命令一起接收的地址生成用于控制存储设备进入内部处理模式的处理模式选择信号。命令转换器电路被配置为响应于处理模式选择信号的激活将接收到的命令转换为内部处理操作命令。内部处理器被配置为在内部处理模式下响应于内部处理操作命令在第一存储区域上执行内部处理操作。
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公开(公告)号：CN113113061A
公开(公告)日：2021-07-13
申请号：CN202110042069.0
申请日：2021-01-13
Applicant: 三星电子株式会社
Abstract: 一种存储器装置包括：存储器单元阵列，其包括多个存储体，每个存储体包括连接至多条字线的多个存储器单元；以及行解码器块，其连接至所述多个存储体。在第一操作模式下，行解码器块接收第一行地址和第一存储体地址连同激活命令，并且激活所述多个存储体中的由第一存储体地址选择的存储体的所述多条字线中的由第一行地址选择的字线。在第二操作模式下，行解码器块接收第二行地址和第二存储体地址连同激活命令，并且激活所述多个存储体中的至少两个存储体中的每一个存储体的所述多条字线中的由第二行地址选择的字线。
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Patent Agency Ranking
公开(公告)号：CN106997324B
公开(公告)日：2020-12-08
申请号：CN201611152034.8
申请日：2016-12-14
Applicant: 三星电子株式会社
IPC: G06F12/02
Abstract: 一种非易失性存储器模块包括：至少一个非易失性存储器；至少一个非易失性存储器控制器，被配置为控制非易失性存储器；至少一个动态随机存取存储器(DRAM)，用作至少一个非易失性存储器的缓存；数据缓冲器，被配置为存储在至少一个DRAM与外部设备之间交换的数据；和存储器模块控制设备，被配置为控制非易失性存储器控制器、至少一个DRAM和数据缓冲器。至少一个DRAM存储对应于缓存数据的标签并且比较存储的标签与输入的标签信息，以确定是否输出缓存数据。
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公开(公告)号：CN107423230A
公开(公告)日：2017-12-01
申请号：CN201710357927.4
申请日：2017-05-19
Applicant: 三星电子株式会社
IPC: G06F12/02 , G06F12/0893 , G06F11/10
CPC classification number: G06F12/0246 , G06F11/1044 , G06F12/0893
Abstract: 公开了存储模块、具有该存储模块的计算系统以及测试计算系统的标签错误方法。该计算系统的方法包括：在处理器处将命令和地址输出到存储器模块；从存储器模块接收指示将对应于地址的标签与存储在存储器模块中的标签进行比较的结果的匹配/不匹配比特；在处理器处通过使用多数表决根据匹配/未匹配比特中确定高速缓存命中/未命中；以及在处理器处将所确定的高速缓存命中/未命中的信息输出到存储器模块。
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公开(公告)号：CN111679785B
公开(公告)日：2025-03-11
申请号：CN202010147089.X
申请日：2020-03-05
Applicant: 三星电子株式会社
IPC: G06F3/06
Abstract: 提供了用于处理操作的存储器装置、包括该存储器装置的数据处理系统以及操作该存储器装置的方法。存储器装置包括具有存储体的存储器、存储器内置处理器(PIM)电路和控制逻辑。PIM电路包括指令存储器，该指令存储器存储从主机提供的至少一条指令。PIM电路被配置为使用由主机提供的数据或从存储体读取的数据来处理操作，并存储由主机提供的至少一条指令。控制逻辑被配置为对从主机接收的命令/地址进行解码以生成解码结果，并基于解码结果执行控制操作以便进行以下各项之一：i)执行对存储体的存储器操作，和ii)PIM电路执行处理操作。响应于指示执行处理操作的命令/地址，控制指示指令存储器的位置的程序计数器的计数值。
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公开(公告)号：CN107527642B
公开(公告)日：2023-05-16
申请号：CN201710456913.8
申请日：2017-06-16
Applicant: 三星电子株式会社
Abstract: 本发明涉及一种存储器器件和存储器模块。所述存储器器件可包括：连接至字线和位线的存储器单元；第一位线感测放大器，其通过位线连接至存储器单元，并且构造为放大位线的信号；以及第二位线感测放大器，其邻近于第一位线感测放大器布置，并且不连接至位线。可通过从处理器接收的地址选择第二位线感测放大器，并且可根据从处理器接收的命令将数据存储在第二位线感测放大器中或者从第二位线感测放大器输出数据。在本文所述的一些方面，存储器器件可包括高速操作的缓冲存储器，从而提高了存储器模块的性能。
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公开(公告)号：CN113539324A
公开(公告)日：2021-10-22
申请号：CN202110426318.6
申请日：2021-04-20
Applicant: 三星电子株式会社
IPC: G11C11/408
Abstract: 一种存储器模块包括安装在电路板上的半导体存储器装置和安装在电路板上的控制装置。每个半导体存储器装置包括存储数据的存储器单元阵列。控制装置从外部装置接收命令和访问地址，并且将命令和访问地址提供至半导体存储器装置。每个半导体存储器装置响应于通电信号或复位信号执行地址交换操作，以随机地交换访问地址的一部分比特，以产生交换后的地址，并且响应于访问地址启用存储器单元阵列中的字线中的对应的目标字线，使得半导体存储器装置中的两个或更多个启用不同的目标字线。
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