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公开(公告)号：CN114520643A
公开(公告)日：2022-05-20
申请号：CN202210121800.3
申请日：2022-02-09
Applicant: 重庆邮电大学
IPC: H03H21/00
Abstract: 本发明请求保护一种基于FPGA的高速Delay‑FxLMS滤波器设计方法。主要包括三个部分：(1)DF‑DFxLMS滤波器设计(2)TF‑RDFxLMS滤波器设计(3)HS‑TF‑RDFxLMS滤波器设计。本发明的创新点在于采用延时分解算法来解决时延量增加和输出滞后导致滤波器收敛性下降问题，然后对自适应滤波模块和次级路径模块进行转置操作进一步减小关键路径来提高系统的时钟速度，通过优化电路子模块来减小整个电路寄存器数量；最后在关键路径不变前提下，采用硬件共享思想实现TF‑RDFxLMS滤波器的面积/速度权衡。实验结果表明，该文提出的算法收敛速度是DFxLMS算法的3.5倍,关键路径缩短了其HS‑TF‑RDFxLMS滤波器时钟速度相比于TF‑RDFxLMS滤波器降低了4％，但LUT和FF的资源分别节约了10％和28％。
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公开(公告)号：CN114335234A
公开(公告)日：2022-04-12
申请号：CN202210015492.6
申请日：2022-01-07
Applicant: 重庆邮电大学
IPC: H01L31/11 , H01L31/0352 , H01L31/18
Abstract: 本发明涉及一种硅锗异质结光电晶体管及其制造方法，属于电子技术领域。在N型Si衬底上进行热氧化处理形成二氧化硅作为埋氧层；通过离子注入形成N+亚集电区和N‑集电区；通过氮化形成四氮化三硅牺牲保护层；在基极窗口所对应的集电区的位置进行硼离子注入，并执行快速热退火操作以消除晶格损伤；在N‑集电区边缘通过离子注入形成N+区域连接N+亚集电区；在硅锗基区的Ge组分采用阶梯型分布；在单晶Si包层上淀积N+多晶硅作为发射极；在集电区刻蚀Si并淀积Ge组分为20％的SiGe材料作为SiGe应力源。本发明中在集电区引入了单轴压应力，提高了载流子的迁移率和器件的频率特性。
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公开(公告)号：CN108258032B
公开(公告)日：2021-04-20
申请号：CN201810053672.7
申请日：2018-01-19
Applicant: 重庆邮电大学
IPC: H01L29/08 , H01L29/737 , H01L21/331
Abstract: 本申请公开了一种采用组合发射区的异质结双极晶体管，包括单晶硅衬底层及设置在单晶硅衬底层上的集电区及基区，还包括设置在单晶硅衬底层上的组合发射区，组合发射区包括由下至上依次设置的重掺杂应变Si1‑zGez层、应变硅层及多晶硅重掺杂发射极，其中，z为大于0且小于1的自然数。与现有技术中的异质结双极晶体管相比，本申请中的采用组合发射区的异质结双极晶体管减小了由基区注入到发射区的空穴电流密度，提高器件的放大系数。
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公开(公告)号：CN108550592B
公开(公告)日：2020-08-04
申请号：CN201810281640.2
申请日：2018-04-02
Applicant: 重庆邮电大学
IPC: H01L27/144 , H01L31/0352
Abstract: 本发明请求保护一种低暗计数率CMOS SPAD光电器件，在常规的P+/N‑well型的SPAD结构基础上加入一层P阱层，P阱层位于P+层和N阱层的中间；于此同时，采用N阱间隙作为该结构的虚拟保护环，也就是在PN结的两侧加入N阱，如摘要附图所示。入射光射入器件在中心N阱处被吸收并产生光生载流子，PN结两侧所采用的是P阱层与N阱层，此时的雪崩结为P‑well/N‑well结，由于是轻掺杂雪崩结，耗尽区宽度变宽，减少了载流子带间隧穿的概率，从而降低了暗计数率。同时采用虚拟保护环抑制PN结的边缘击穿，虚拟保护的形成原理是相邻N阱之间存在横向扩散，从而在PN结出形成了n‑的虚拟保护环。该结构从保护环以及耗尽区宽度两方面进行设计，降低器件的暗电流，从而降低其暗计数率。
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公开(公告)号：CN108665887A
公开(公告)日：2018-10-16
申请号：CN201810281591.2
申请日：2018-04-02
Applicant: 重庆邮电大学
IPC: G10K11/178
Abstract: 本发明请求保护一种基于改进FxLMS算法的主动噪声控制系统与方法。主要包括5个模块：(1)FxLMS算法、(2)次级通道、(3)性能监视、(4)变功率白噪声产生器及(5)主通道路径。本发明目的在于提高ANC系统的降噪性能以及次级通道的建模精度和收敛速率。创新点在于针对次级通道的训练信号(辅助随机白噪声)进行了功率调度，然后通过观察(2)中的性能，当μSmax-μS＜α(1×10-5＜α＜1×10-3)时，停止(4)中的辅助随机白噪声的注入；当20log10|f(n)|＜0时，重新开启(4)中的辅助随机白噪声的注入。从而实现对次级通道进行在线建模和离线建模的相互转换，最终得到一个具有较高建模精度和降噪性能的ANC系统。结构简单、易适应环境变化和大方差辅助白噪声等特点。
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Patent Agency Ranking
公开(公告)号：CN115913201B
公开(公告)日：2025-05-06
申请号：CN202211428170.0
申请日：2022-11-15
Applicant: 重庆邮电大学 , 中国电子科技集团公司第二十四研究所
IPC: H03K17/687 , H03M1/06 , H03M1/12
Abstract: 本发明请求保护一种基于三路径的高线性度栅压自举开关，属于模拟集成电路设计技术领域。为了防止PMOS管源极—衬底正向偏置，将其衬底端和源极相连，但是会增加N阱寄生电容Cnwell对电路采样造成影响。利用第一电容C1与PMOS管M10和第二电容C2和PMOS管M11分别组合成两条主路径，第三电容C3和PMOS管M12组合成辅助路径。PMOS管M10的衬底和PMOS管M7的衬底以及PMOS管M11的衬底和PMOS管M6的衬底都与PMOS管M12的衬底相连，输入信号在通过两条主路径传输到开关管栅端的时候不仅可以加快栅端电压的建立，还能省去Cnwell加载这一环节，而用剩下的辅助路径去驱动Cnwell，从而提高电路整体信号的线性度。
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公开(公告)号：CN117914324A
公开(公告)日：2024-04-19
申请号：CN202311591340.1
申请日：2023-11-27
Applicant: 重庆邮电大学
IPC: H03M3/00
Abstract: 本发明请求保护一种用于delta‑sigma调制器的离散型低功耗积分器，属于集成电路领域，包括第一反馈模块、第二反馈模块、积分放大器模块、信号输入模块，所述的积分器模块包含第一运放和第二运放，其输入端，分别与信号输入和第一、第二反馈模块相连。其第一、第二运放的输出也分别连接到积分器输出。后级量化器产生的结果对所述的第一反馈模块、第二反馈模块进行控制，其时钟输入CLK1,CLK2,CLK1S,CLK2S对信号输入模块和积分器模块进行控制。delta‑sigma ADC第一级积分器最为重要，其中运放要求最高，功耗最大。利用本发明的积分器可使整个调制器的功耗极大降低。
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公开(公告)号：CN116800269A
公开(公告)日：2023-09-22
申请号：CN202310724002.4
申请日：2023-06-16
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种用于环路展开型SAR ADC的比较器复用结构，属于模拟集成电路设计技术领域。与传统的SAR架构只使用一个比较器来进行N位转换不同，环路展开架构使用N个比较器进行N位转换。这里提出了一种基于环路展开型的新结构，每一级比较器产生的比较结果触发下一级量化，最后一级比较器量化完成后，比较结果又触发第一级比较器再进行量化，同一级比较器量化两次，直到复位信号到来。每一位比较结果存储在对应的寄存器中并直接反馈到该位DAC电容阵列。通过将比较器进行复用，减少了一半比较器的数量，进一步减少了多个比较器所带来的不同失调电压造成的非线性影响，并缩减了电路面积和功耗，减少电路的非线性度。
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公开(公告)号：CN116743176A
公开(公告)日：2023-09-12
申请号：CN202310746093.1
申请日：2023-06-21
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种用于SAR型ADC的辅助解码DAC结构，包括采样电路模块、第一级DAC电容阵列、第二级DAC电容阵列、比较器阵列模块、就绪时钟信号模块、数字逻辑控制模块、异步时钟模块以及寄存器模块。第一级DAC电容阵列通过环路展开结构先对输入模拟信号解码，具有复用结构的比较器产生比较结果寄存在寄存器中，并作用在第二级DAC电容阵列上。第二级DAC电容阵列采用桥接电容结构，其MSB段电容经第一级DAC电容阵列量化，进行电容开关切换。独立比较器开始LSB段的量化，两个DAC电容阵列生成的输出码存储在寄存器中，最终并行输出结果，完成整体转换。与传统的Pipeline‑SAR架构相比，降低了运放的设计难度，具有逻辑简单的特点。与传统环路展开SAR结构相比，具有精度高和功耗低的特点。
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公开(公告)号：CN114337604A
公开(公告)日：2022-04-12
申请号：CN202111623826.X
申请日：2021-12-28
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种基于FPGA的细粒度两并行Systolic FxLMS滤波器设计方法。主要包括3个部分：(1)Systolic FxLMS滤波器设计(2)两并行Systolic FxLMS滤波器设计(3)细粒度两并行Systolic FxLMS滤波器设计。本发明创新点在于研究了细粒度两并行Systolic FxLMS算法在主动降噪耳机中实现的可行性，改善了FxLMS滤波器的收敛性、吞吐量和功耗，该结构在相同的频率下吞吐量是传统结构的2倍，且收敛性接近Systolic FxLMS算法；所提出的8抽头滤波器结构与现有最佳结构相比时钟速度提高52.17％，功耗降低9.28％。
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