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公开(公告)号：CN116350234A
公开(公告)日：2023-06-30
申请号：CN202310378857.6
申请日：2023-04-10
Applicant: 重庆邮电大学
IPC: A61B5/318 , G06N3/0442 , G06N3/0464 , G06N3/08 , A61B5/346 , A61B5/00 , A61B5/363 , A61B5/352
Abstract: 本发明请求保护一种基于GCNN‑LSTM模型的ECG心律失常分类方法及系统。心电信号预处理阶段对ECG信号进行噪声滤除、波段检测以及心拍分割；基于遗传算法的分类模型搭建阶段利用遗传算法在较小范围内搜寻优化CNN‑LSTM心律失常分类模型参数配置，其中遗传算法采用特定的选择和交叉策略来保证算法收敛于全局最优解；模型训练与评估阶段对分类模型进行训练与性能检验。本发明利用ECG信号进行心律失常类型判断，分类模型主要由CNN和LSTM构成，同时引入特定遗传策略的遗传算法优化模型参数配置。本发明解决了传统基于深度学习的心律失常分类算法模型难以快速设定最优参数配置的问题，而且在实现轻量级网络的同时具备高分类准确度、收敛速度快的优点。
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公开(公告)号：CN115423081A
公开(公告)日：2022-12-02
申请号：CN202211150640.1
申请日：2022-09-21
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种基于FPGA的CNN_LSTM算法的神经网络加速器，CNN硬件实现部分包括数据输入行缓存模块，卷积计算模块，Relu激活函数模块，中间结果缓存模块，池化计算模块；LSTM硬件实现部分包括LSTM控制模块，门函数计算模块，Sigmoid激活函数线性近似模块；FC硬件实现部分包括FC控制模块，全连接层计算模块，Relu激活函数模块，数据输出缓存。本发明目的在于能够结合具体的应用场景设计出高性能、低功耗、灵活性强的CNN_LSTM神经网络加速器。创新点在于相比较传统的神经网络加速器，本发明使用并行流水的设计方法实现了CNN‑LSTM算法的神经网络加速器，对提高神经网络加速器的低功耗与数据吞吐率有着显著的效果，而且利用FPGA的并行处理能力使得算法有更快的运行速度。
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公开(公告)号：CN114878901A
公开(公告)日：2022-08-09
申请号：CN202210571587.6
申请日：2022-05-24
Applicant: 重庆邮电大学
IPC: G01R19/175
Abstract: 本发明请求保护一种可消除比较器失调电压影响的DC‑DC过零电流检测电路，包括比较器1、比较器1＇、开关1、开关2、电容C、D触发器、电压叠加电路、功率管开关节点端信号VX、地端口GND和功率管开关控制信号VZCD。其中，比较器1的输出控制D触发器，D触发器的输出信号Q1和Q2分别控制开关1、开关2。电容C主要通过开关1来采集比较器的失调电压VOFFSET，通过开关2将采集到的比较器失调电压VOFFSET传输到电压叠加电路中并与功率管开关节点信号端VX叠加产生新的信号VX+VOFFSET输入到比较器1＇中与GND比较产生功率管开关控制信号VZCD，信号VX+VOFFSET输入到比较器时，相当于抵消掉比较器失调电压VOFFSET。从而消除比较器失调电压对过零电流检测电路的影响。
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公开(公告)号：CN116707307A
公开(公告)日：2023-09-05
申请号：CN202310763858.2
申请日：2023-06-26
Applicant: 重庆邮电大学
IPC: H02M3/158
Abstract: 本发明请求保护一种用于DC‑DC不连续导通模式的逐次逼近控制电路，主要包括逐次逼近控制模块、环路控制核心电路、非交叠时钟、RS触发器、DCM/CCM模式选择、上升沿检测电路、数据选择器、锁相环。其中，环路控制核心电路保证了整个DC‑DC电路的正常工作；锁相环会让DC‑DC处于连续导通模式(CCM)时，工作频率FSW保持稳定，此时VCTRL＝VA；当DC‑DC处于不连续导通模式(DCM)时，逐次逼近控制模块会找到一个接近锁相环的输出电压VA作为电压控制核心电路的输入信号VCTRL，此时VCTRL＝VB。非交叠时钟防止H_side MOS和L_side MOS同时导通，造成损耗；连续导通模式(CCM)/不连续导通模式(DCM)模式选择器的输出信号VG用于判断电路的工作模式。上升沿检测电路检测VG的上升沿，输出信号VRST会对逐次逼近控制模块进行复位操作。
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公开(公告)号：CN116667665A
公开(公告)日：2023-08-29
申请号：CN202310766465.7
申请日：2023-06-26
Applicant: 重庆邮电大学
IPC: H02M3/07
Abstract: 本发明请求保护用于开关电源的自举电容内置及百分百占空比控制电路，主要包括环路控制核心电路、最小时间关断电路、非交叠时钟、100％占空比控制电路、电平移位电路、振荡器、自举电路、RS触发器、两输入或门。其中环路控制核心电路是保证未进入100％占空比模式时，DC‑DC环路的正常工作；最小关断时间电路是保证自举电容CBOOT1有足够的电荷来让电路的下一个周期正常的运行；100％占空比控制电路是根据环路控制核心电路输出电压VS和最小关断时间电路VTOFF来判断是否进入100％占空比模式。电平移位电路是将高端管H_side MOS的栅极电压提高，保证高端管H_side MOS能够正常工作；非交叠时钟是防止高端管H_side MOS和低端管L_side MOS同时导通，造成损耗。
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Patent Agency Ranking
公开(公告)号：CN116350235A
公开(公告)日：2023-06-30
申请号：CN202310378872.0
申请日：2023-04-10
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种用于心电信号预处理的硬件电路及方法。该电路主要在FPGA上实现心电信号的实时去噪与R波检测。首先将心电信号进行三层DWT分解，将首层高频分量进行分段计算噪声阈值，同时将第三层小波分解结果输入移位寄存器等待该阶段阈值计算结束；然后对阈值去噪后的信号进行重构；最后利用二阶差分阈值方法结合信号最大值进行R波检测，并设置一定数量的移位寄存器，达到R波和实时输出相匹配的目的。其中控制与时钟管理模块主要生成控制信号和分频时钟信号。参数缓存模块存放DB4小波基参数。本发明通过在各模块间插入小体量移位寄存器，解决了传统心电信号不能实时处理且所需缓存空间大的问题；同时通过改善小波阈值计算方式和R波检测方法有效降低整体资源消耗量。
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公开(公告)号：CN117118395A
公开(公告)日：2023-11-24
申请号：CN202310875464.6
申请日：2023-07-17
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种用于Sigma Delta ADC的数字降采样滤波器，属于集成电路设计领域，所设计的数字降采样滤波器为一个三级级联的降采样数字滤波器，降采样为128倍，由滤波器F1、F2、F3级联而成。其中，滤波器F1由5个单级5阶CIC滤波器级联而成，其中每个单级CIC滤波器的降采样倍数为2，故F1的降采样倍数为32；滤波器F2为低通FIR滤波器，其中包括33个时延单元，2个降采样模块，34个系数模块以及34个加法器模块，降采样倍数为2；滤波器F3为半带滤波器，其结构由18个时延单元，2个降采样模块，18个系数模块和17个加法器组成，降采样倍数为2。该数字降采样滤波器可将高频噪声滤除，通过抽取将信号频率降低到奈奎斯特频率附近，最终输出所需的多位数字信号。
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公开(公告)号：CN115425937A
公开(公告)日：2022-12-02
申请号：CN202211006536.5
申请日：2022-08-22
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种应用于电压隔离的斩波运算放大电路，该电路主要包括跨导放大器amp1、amp2、amp3、amp4，amp5，斩波调制电路CHIN、CHOUT、CHfb、CHRRL，电容Cin1、Cin2、Cfb1、Cfb2、Cs1、Cs2、Cm1、Cm21a、Cm21b、Cm22a、Cm22b，电阻res1、res2，斩波调制信号fchop。斩波调制电路CHIN将高压端输入而来的模拟电压信号调制到频率为fchop的电压信号并通过隔离电容Cin1、Cin2耦合到低压端，低压端的偏置电阻res1、res2为低压端输入跨导放大器amp1重新提供直流偏置信号，CHOUT会将跨导放大器amp1的失调电压VOFFSET和1/f噪声调制到高频，同时将amp1的输出电流信号重新调制为从高压端输入的频率，最后输出电压的大小为输入信号Vout＝Vin×(Cfb/Cin)，纹波消除环消除跨导放大器amp1、amp2、amp3失调电压产生的纹波。
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公开(公告)号：CN114978188A
公开(公告)日：2022-08-30
申请号：CN202210573766.3
申请日：2022-05-24
Applicant: 重庆邮电大学
IPC: H03M3/00
Abstract: 本发明请求保护一种基于二阶增量式sigma delta ADC的电容适配电路,包括反馈通路、量化器、第一级、第二级积分器、第一、第二、第三前馈通路、电容适配网络；反馈通路连接于第一级积分器对应的求和节点的输入端和量化器的输出端之间，将量化器输出的输出信号进行处理得到反馈信号；第一前馈通路连接于调制器的输出端和量化器的输入端之间，第二前馈通路连接于第一级积分器的输出端和量化器的输入端之间，第三前馈通路连接于第二级积分器的输出端和量化器的输入端之间，前馈通路在量化之前对输入信号与第一级、第二级积分器的输出信号进行加权求和；电容适配网络连接在第一级积分器的输出与第二级积分器的输入之间，用于根据输入信号的幅值匹配不同的参数。
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公开(公告)号：CN116743176A
公开(公告)日：2023-09-12
申请号：CN202310746093.1
申请日：2023-06-21
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种用于SAR型ADC的辅助解码DAC结构，包括采样电路模块、第一级DAC电容阵列、第二级DAC电容阵列、比较器阵列模块、就绪时钟信号模块、数字逻辑控制模块、异步时钟模块以及寄存器模块。第一级DAC电容阵列通过环路展开结构先对输入模拟信号解码，具有复用结构的比较器产生比较结果寄存在寄存器中，并作用在第二级DAC电容阵列上。第二级DAC电容阵列采用桥接电容结构，其MSB段电容经第一级DAC电容阵列量化，进行电容开关切换。独立比较器开始LSB段的量化，两个DAC电容阵列生成的输出码存储在寄存器中，最终并行输出结果，完成整体转换。与传统的Pipeline‑SAR架构相比，降低了运放的设计难度，具有逻辑简单的特点。与传统环路展开SAR结构相比，具有精度高和功耗低的特点。
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