公开(公告)号：CN109935257A

公开(公告)日：2019-06-25

申请号：CN201811420438.X

申请日：2018-11-26

Applicant: 瑞萨电子株式会社

Inventor： 高桥弘行 ,  吉田昌弘

IPC: G11C11/407

Abstract: 提供了一种半导体器件，该半导体器件在不增加面积的情况下以提高的写入速度进行操作。根据本发明的半导体器件包括：多个存储器单元，多个存储器单元布置成行和列的矩阵；多个字线，多个字线设置到存储器单元的每个行；多个位线对，多个位线对设置到存储器单元的每个列；感测放大器，感测放大器放大位线对中的电位差；数据线对，数据线对将数据传递到位线对；列选择电路，列选择电路允许从数据线对接收数据；列解码器，列解码器将列选择信号发送到列选择电路；以及感测放大器控制电路，感测放大器控制电路在列解码器将列选择信号发送到列选择电路之后激活感测放大器。

公开(公告)号：CN104299643B

公开(公告)日：2019-05-28

申请号：CN201410344421.6

申请日：2014-07-18

Applicant: 瑞萨电子株式会社

Inventor： 高桥弘行

IPC: G11C11/4091 ,  G11C11/4097

CPC classification number: G11C5/06 ,  G11C7/12 ,  G11C11/4091 ,  G11C11/4094 ,  G11C11/4097 ,  G11C11/419 ,  G11C2207/005

Abstract: 本发明涉及半导体存储器。半导体存储器包括：存储器单元阵列，其具有多个存储器单元；多个位线对，与存储器单元阵列的各列相对应地放置；读出放大器，与多个位线对相对应地放置成多个，用于放大在位线对之间的电势差，其中，读出放大器具有：预充电晶体管，其每一个具有扩散层并且对位线对进行预充电；以及开关晶体管，其每一个具有与预充电晶体管的扩散层一体形成的扩散层，用于将多个位线对选择性地连接到公共总线。

公开(公告)号：CN101436426B

公开(公告)日：2013-01-30

申请号：CN200810178205.3

申请日：2008-11-14

Applicant: 瑞萨电子株式会社

Inventor： 高桥弘行

IPC: G11C7/08

CPC classification number: G11C11/4091 ,  G11C7/065 ,  G11C7/08 ,  G11C11/4085

Abstract: 本发明涉及一种半导体存储装置和控制该半导体存储装置的方法。本发明的示例性方面是读出放大器，其具有1.2V或更低的电源电压并且放大位线对之间的电位差；第一晶体管，将电源电压供应到读出放大器；第二晶体管，将低电位侧电压供应到读出放大器；以及控制电路，将第一晶体管控制为在第二晶体管被设置成导通状态之前或在第二晶体管被设置成导通状态的同时处于导通状态。

公开(公告)号：CN101656101B

公开(公告)日：2013-01-23

申请号：CN200910163487.4

申请日：2009-08-21

Applicant: 瑞萨电子株式会社

Inventor： 高桥弘行

IPC: G11C11/401 ,  G11C11/4063

CPC classification number: G11C5/147 ,  G11C7/12

Abstract: 传统上很难使电路更快地进行操作。本发明是半导体存储装置，其包括基准电压电路，提供基准电压；以及第一和第二存储器电路，当第一和第二存储器电路中的一个被选择时执行读取/写入操作，其中第一和第二存储器电路均包括多个存储器单元；多个位线对；预充电电路，将基准电压电路连接至多条位线；读出放大器电路，当进行选择时该读出放大器电路放大多个位线对；以及下拉电路，将多个位线对中的任何一个降低到低于基准电压，在第一和第二存储器电路被选择或者未被选择期间的读取/写入操作时段，第二存储器电路的下拉电路降低位线对并且在预充电时段期间第一和第二存储器电路的预充电电路将多个位线对分别连接至基准电压电路。

公开(公告)号：CN104299643A

公开(公告)日：2015-01-21

申请号：CN201410344421.6

申请日：2014-07-18

Applicant: 瑞萨电子株式会社

Inventor： 高桥弘行

IPC: G11C11/4091 ,  G11C11/4097

CPC classification number: G11C5/06 ,  G11C7/12 ,  G11C11/4091 ,  G11C11/4094 ,  G11C11/4097 ,  G11C11/419 ,  G11C2207/005

Abstract: 本发明涉及半导体存储器。半导体存储器包括：存储器单元阵列，其具有多个存储器单元；多个位线对，与存储器单元阵列的各列相对应地放置；读出放大器，与多个位线对相对应地放置成多个，用于放大在位线对之间的电势差，其中，读出放大器具有：预充电晶体管，其每一个具有扩散层并且对位线对进行预充电；以及开关晶体管，其每一个具有与预充电晶体管的扩散层一体形成的扩散层，用于将多个位线对选择性地连接到公共总线。

公开(公告)号：CN101645304B

公开(公告)日：2013-05-01

申请号：CN200910166010.1

申请日：2009-08-07

Applicant: 瑞萨电子株式会社

Inventor： 高桥弘行

IPC: G11C11/40 ,  G11C11/401

CPC classification number: G11C7/06 ,  G11C5/025 ,  G11C7/065 ,  G11C7/08 ,  G11C11/4085 ,  G11C11/4091 ,  G11C11/4094 ,  G11C11/4097 ,  G11C2207/065 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/10897

Abstract: 本发明涉及半导体存储器装置。在示例性方面，提供了这样一种半导体存储器装置，其包括：读出放大器，其驱动连接存储器单元的位线；以及驱动器晶体管，其将电源提供给读出放大器，其中，读出放大器被布置成行，并且构成其中布置第一导电类型的晶体管的第一读出放大器行和其中布置第二导电类型的晶体管的第二读出放大器行，并且驱动器晶体管在第一读出放大器行和第二读出放大器行之间构成至少一个晶体管行，所述至少一个晶体管行包括与第一读出放大器行相对应的第一导电类型的第一驱动器晶体管和与第二读出放大器行相对应的第二导电类型的第二驱动器晶体管。

公开(公告)号：CN101719494B

公开(公告)日：2013-03-13

申请号：CN200910179032.1

申请日：2009-10-09

Applicant: 瑞萨电子株式会社

Inventor： 高桥弘行

IPC: H01L27/04 ,  H01L23/532 ,  H01L21/77 ,  H01L21/768

CPC classification number: H03H11/26 ,  H03H7/30

Abstract: 本发明涉及一种延迟电路。提供了具有更加精确的延迟时间和减少了电路面积的延迟电路。延迟电路包括电阻元件、电容器元件以及连接布线。连接布线包括衬底之上的第一多晶硅层，和连接电阻元件和电容器元件并且处于第一多晶硅层上的第一硅化物层。电容器元件包括半导体衬底的表面区域中的扩散层，扩散层上的栅极绝缘层，栅极绝缘层上的第二多晶硅层、以及第二多晶硅层上的第二硅化物层。电阻元件包括半导体衬底之上的第三多晶硅层。一体地提供第一、第二以及第三多晶硅层。一体地提供第一和第二硅化物层。

公开(公告)号：CN101388242B

公开(公告)日：2012-12-12

申请号：CN200810160809.5

申请日：2008-09-16

Applicant: 瑞萨电子株式会社

Inventor： 高桥弘行

IPC: G11C11/4063

CPC classification number: G11C7/02 ,  G11C11/4074

Abstract: 根据本发明一方面的半导体存储器件，包括：基准电压源，其与包括在存储器中的单元的电容连接；缓冲电路，其保持将被写入到单元中的数据；以及反噪声发生器，其根据保持在缓冲电路中的数据向基准电压源输出反噪声电流，所述反噪声电流抵消通过重写单元中的数据产生的噪声电流。

公开(公告)号：CN109935257B

公开(公告)日：2024-07-12

申请号：CN201811420438.X

申请日：2018-11-26

Applicant: 瑞萨电子株式会社

Inventor： 高桥弘行 ,  吉田昌弘

IPC: G11C11/407

Abstract: 提供了一种半导体器件，该半导体器件在不增加面积的情况下以提高的写入速度进行操作。根据本发明的半导体器件包括：多个存储器单元，多个存储器单元布置成行和列的矩阵；多个字线，多个字线设置到存储器单元的每个行；多个位线对，多个位线对设置到存储器单元的每个列；感测放大器，感测放大器放大位线对中的电位差；数据线对，数据线对将数据传递到位线对；列选择电路，列选择电路允许从数据线对接收数据；列解码器，列解码器将列选择信号发送到列选择电路；以及感测放大器控制电路，感测放大器控制电路在列解码器将列选择信号发送到列选择电路之后激活感测放大器。

公开(公告)号：CN118072783A

公开(公告)日：2024-05-24

申请号：CN202311566002.2

申请日：2023-11-22

Applicant: 瑞萨电子株式会社

Inventor： 福士哲夫 ,  高桥弘行 ,  松重宗明

IPC: G11C11/4072 ,  G11C11/4096 ,  G11C11/408 ,  G11C11/4094

Abstract: 降低DRAM电路中的电流消耗。DRAM电路是提供有主输入/输出线对和复位电路的动态随机存取存储器(DRAM)电路。主输入/输出线对的电位被保持在从写入周期的结束到写入周期之后的第一写入周期的开始的时段中，或者从写入周期的结束到写入周期之后的第一读取周期的开始的时段中。复位电路在第一读取周期的开始时复位主输入/输出线对的状态。