公开(公告)号：CN105489653A

公开(公告)日：2016-04-13

申请号：CN201510626949.7

申请日：2015-09-28

Applicant: 瑞萨电子株式会社

Inventor： 新井耕一 ,  久田贤一

IPC: H01L29/78 ,  H01L29/24 ,  H01L29/10 ,  H01L29/423

Abstract: 本发明涉及半导体器件及其制造方法。在具有沟槽型MOS栅结构的碳化硅半导体器件中，本发明能抑制操作特性改变。在沟槽形成之后，通过实施将p型杂质倾斜离子注入到由具有彼此不同的注入能量的离子注入两次以上而形成的p-型体层中，来形成在沟槽的侧壁部在深度方向上具有均匀杂质浓度分布的p型沟道层。此外，当通过倾斜离子注入形成p型沟道层时，虽然p型杂质也引入到沟槽的底部的n-型漂移层中，但是通过在p-型体层和n-型漂移层之间形成具有杂质浓度高于p型沟道层、p-型体层以及n-型漂移层的n型层来规定沟道长度。通过这些措施，能抑制操作特性改变。

公开(公告)号：CN102623318B

公开(公告)日：2016-03-09

申请号：CN201210021149.9

申请日：2012-01-31

Applicant: 瑞萨电子株式会社

Inventor： 町田信夫 ,  新井耕一

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L29/045 ,  H01L29/0657 ,  H01L29/0696 ,  H01L29/1608 ,  H01L29/66068

Abstract: 本公开涉及半导体器件及其制造方法。在基于SiC的MISFET及其制造工艺中，在引入杂质之后，需要极高温度的激活退火。因此，难以频繁使用在基于硅的MISFET的制造工艺中所执行的自对准工艺。这导致了以下问题：要控制器件的特性，高精度的对准技术是不可缺少的。根据本发明，在诸如使用基于碳化硅的半导体基板的基于SiC的垂直功率MISFET之类的半导体器件及其制造方法中，沟道区、源区和栅极结构以相互自对准的关系形成。

公开(公告)号：CN105280546A

公开(公告)日：2016-01-27

申请号：CN201510359350.1

申请日：2015-06-25

Applicant: 瑞萨电子株式会社

Inventor： 新井耕一 ,  滨正树 ,  笼利康明 ,  久田贤一

IPC: H01L21/76 ,  H01L21/31 ,  H01L29/78

Abstract: 本发明的各个实施例涉及半导体器件的制造方法和半导体器件。本发明可以在通过湿法蚀刻使SiC衬底之上的绝缘膜开口而指定形成在该衬底上的竖直型功率MOSFET的有源区域的情况下，改进该湿法蚀刻的精确度并且使半导体器件小型化。在外延层之上按顺序形成具有小膜厚度的氧化硅膜和具有比该氧化硅膜更大的膜厚度的多晶硅膜，之后通过干法蚀刻方法使该多晶硅膜开口，接着通过湿法蚀刻使氧化硅膜开口，以及从而使在有源区域中的外延层的上表面暴露出来。

公开(公告)号：CN117690926A

公开(公告)日：2024-03-12

申请号：CN202311111447.1

申请日：2023-08-31

Applicant: 瑞萨电子株式会社

Inventor： 大原隆裕 ,  新井耕一 ,  山下泰典 ,  八岛秀幸

IPC: H01L27/07 ,  H01L21/8234 ,  H01L21/336 ,  H01L29/78

Abstract: 本公开涉及一种半导体器件及其制造方法，其中半导体器件包括：半导体衬底；第一绝缘膜，形成在外围区域中的半导体衬底的上表面上，以在平面图中围绕单元区域；以及电阻元件，形成在第一绝缘膜上，以在平面图中围绕单元区域。具有比第一绝缘膜的厚度薄的厚度的第二绝缘膜形成在外围区域中的半导体衬底的上表面上。虚设图案被形成为从第二绝缘膜之上的部分到第一绝缘膜之上的部分，以覆盖第二绝缘膜与第一绝缘膜之间存在的台阶。

公开(公告)号：CN108231895B

公开(公告)日：2023-11-17

申请号：CN201711276325.2

申请日：2017-12-06

Applicant: 瑞萨电子株式会社

Inventor： 久田贤一 ,  新井耕一

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明提供半导体器件及其制造方法，其课题在于提高半导体器件的耐压。半导体器件具有由碳化硅构成的第一导电型的半导体衬底(SUB)、在半导体衬底的器件区域(DR)中的第二导电型的体区域(BR)、形成于体区域(BR)内的第一导电型的源极区域(SR)、和隔着栅极绝缘膜(GI1、GI2)形成于体区域BR上的栅电极(GE)。在半导体衬底的终端区域(TR)，具有第二导电型的降低表面电场层(RS1、RS2)、和形成于降低表面电场层(RS1、RS2)内的边缘终端区域(ET)。与降低表面电场层(RS1、RS2)和降低表面电场层(RS1、RS2)接近的半导体衬底(SUB)的表面由抗氧化性绝缘膜(ZM1R)覆盖。

公开(公告)号：CN105489653B

公开(公告)日：2021-01-08

申请号：CN201510626949.7

申请日：2015-09-28

Applicant: 瑞萨电子株式会社

Inventor： 新井耕一 ,  久田贤一

IPC: H01L29/78 ,  H01L29/24 ,  H01L29/10 ,  H01L29/423

Abstract: 本发明涉及半导体器件及其制造方法。在具有沟槽型MOS栅结构的碳化硅半导体器件中，本发明能抑制操作特性改变。在沟槽形成之后，通过实施将p型杂质倾斜离子注入到由具有彼此不同的注入能量的离子注入两次以上而形成的p‑型体层中，来形成在沟槽的侧壁部在深度方向上具有均匀杂质浓度分布的p型沟道层。此外，当通过倾斜离子注入形成p型沟道层时，虽然p型杂质也引入到沟槽的底部的n‑型漂移层中，但是通过在p‑型体层和n‑型漂移层之间形成具有杂质浓度高于p型沟道层、p‑型体层以及n‑型漂移层的n型层来规定沟道长度。通过这些措施，能抑制操作特性改变。

公开(公告)号：CN110098258A

公开(公告)日：2019-08-06

申请号：CN201910087496.3

申请日：2019-01-29

Applicant: 瑞萨电子株式会社

Inventor： 冈本康宏 ,  町田信夫 ,  新井耕一 ,  久田贤一 ,  山下泰典 ,  江口聪司 ,  宫本广信 ,  酒井敦 ,  永久克己

IPC: H01L29/786 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明的各实施例涉及半导体器件及其制造方法。在作为SiC衬底的半导体衬底上形成漂移层。漂移层包括第一至第三n型半导体层和p型杂质区域。在此，第二n型半导体层的杂质浓度高于第一n型半导体层的杂质浓度和第三n型半导体层的杂质浓度。而且，在平面图中，位于彼此相邻的p型杂质区域之间的第二半导体层与在沟槽中形成的栅极电极的至少一部分重叠。

公开(公告)号：CN104064604B

公开(公告)日：2018-10-19

申请号：CN201410102742.5

申请日：2014-03-19

Applicant: 瑞萨电子株式会社

Inventor： 笼利康明 ,  新井耕一 ,  横山夏树 ,  清水悠佳

IPC: H01L29/80 ,  H01L21/337

Abstract: 一种半导体装置的制造方法及半导体装置，以较高的成品率制造高性能的结FET。该方法包括如下工序：（a）在形成于n+型SiC基板的上部的n‑型漂移层的表面形成n+型源极层；（b）在（a）工序之后，将在n‑型漂移层的上部形成的氧化硅膜（21）作为掩模，对n‑型漂移层的表面进行蚀刻，由此形成按照预定的间隔配置的多个浅槽；（c）在（b）工序之后，使用垂直离子注入法在多个浅槽各自的下部的n‑型漂移层中掺杂氮，由此形成n型反掺杂层；（d）在（c）工序之后，在氧化硅膜及浅槽各自的侧壁形成侧阱间隔物；（e）在（d）工序之后，使用垂直离子注入法在多个浅槽各自的下部的n‑型漂移层中掺杂铝，由此形成p型栅极层。

公开(公告)号：CN104183645A

公开(公告)日：2014-12-03

申请号：CN201410226200.9

申请日：2014-05-27

Applicant: 瑞萨电子株式会社

Inventor： 久田贤一 ,  新井耕一

IPC: H01L29/78 ,  H01L29/10 ,  H01L29/423 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L29/8083 ,  H01L27/098 ,  H01L29/0692 ,  H01L29/1066 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/66037

Abstract: 本发明涉及垂直沟道式结型SiC功率FET及其制造方法。为了确保具有比基于硅的JFET低的杂质扩散率的基于SiC的JFET的性能，栅极深度被固定，同时精确地控制栅极区之间的距离，而不是通过对沟槽侧壁进行离子注入来形成栅极区。这意味着由栅极距离和栅极深度界定的沟道区应当具有高纵横比。此外，由于工艺限制，栅极区被形成于源极区之内。在源极区与栅极区之间形成高度掺杂的PN结会导致各种问题，例如，不可避免的结电流增大。另外，对于终止结构的形成，能量显著高的离子注入已成为必要。在本发明中，提供了具有在源极区下方且与其分离的且在栅极区之间的浮置栅极区的垂直沟道式SiC功率JFET。

公开(公告)号：CN102623318A

公开(公告)日：2012-08-01

申请号：CN201210021149.9

申请日：2012-01-31

Applicant: 瑞萨电子株式会社

Inventor： 町田信夫 ,  新井耕一

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L29/045 ,  H01L29/0657 ,  H01L29/0696 ,  H01L29/1608 ,  H01L29/66068

Abstract: 本公开涉及半导体器件及其制造方法。在基于SiC的MISFET及其制造工艺中，在引入杂质之后，需要极高温度的激活退火。因此，难以频繁使用在基于硅的MISFET的制造工艺中所执行的自对准工艺。这导致了以下问题：要控制器件的特性，高精度的对准技术是不可缺少的。根据本发明，在诸如使用基于碳化硅的半导体基板的基于SiC的垂直功率MISFET之类的半导体器件及其制造方法中，沟道区、源区和栅极结构以相互自对准的关系形成。