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公开(公告)号：CN108615730B
公开(公告)日：2023-05-23
申请号：CN201710755153.0
申请日：2017-08-29
Abstract: 一种半导体器件及其制造方法。一种半导体器件可以包括：n‑型层，其设置在n+型碳化硅衬底的第一表面处；p‑型区域、p型区域、n+型区域和p+型区域，各设置在n‑型层的上部；栅电极和源电极，各设置在n‑型层上并彼此绝缘；以及漏电极，其设置在n+型碳化硅衬底的第二表面处，其中，源电极与p‑型区域、n+型区域和p+型区域接触，并且源电极可以包括欧姆结区域和肖特基结区域，所述欧姆结区域设置在源电极与n+型区域的接触部分处以及源极区域与p+型区域的接触部分处，而所述肖特基结区域设置在源电极与p‑型区域的接触部分处。
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公开(公告)号：CN109713039B
公开(公告)日：2022-11-08
申请号：CN201711288456.2
申请日：2017-12-07
Inventor： 千大焕
Abstract: 本发明涉及半导体器件，其包括：n+型碳化硅衬底、n‑型层、第一沟槽、p型区域、p+型区域、n+型区域、栅电极、源电极和漏电极。所述半导体器件可以包括多个单位单元，其中，所述多个单位单元中的一个可以包括源电极和p+型区域彼此接触的接触部分、在平面图中设置在接触部分的上部和下部的外部部分以及将接触部分连接至外部部分的连接部分；在平面图中在接触部分中水平相邻的第一沟槽之间的宽度等于在平面图中在外部部分中水平相邻的第一沟槽之间的宽度，且在平面图中在连接部分中水平相邻的第一沟槽之间的宽度小于在平面图中在接触部分中水平相邻的第一沟槽之间的宽度。
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公开(公告)号：CN108615758B
公开(公告)日：2021-09-24
申请号：CN201710622691.2
申请日：2017-07-27
IPC: H01L29/40 , H01L29/78 , H01L21/336
Abstract: 本发明公开了半导体器件及其制造方法。一种半导体器件，可包括：n‑型层，依次布置在n+型碳化硅衬底的第一表面处；p型区域，布置在n‑型层中；辅助n+型区域，布置在p型区域上或p型区域中；n+型区域，布置在p型区域中；辅助电极，布置在辅助n+型区域和p型区域上；栅电极，与辅助电极分离并布置在n‑型层上；源电极，与辅助电极和栅电极分离；以及漏电极，布置在n+型碳化硅衬底的第二表面处，其中，辅助n+型区域与n+型区域彼此分离，并且源电极与n+型区域接触。
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公开(公告)号：CN110444606B
公开(公告)日：2025-04-04
申请号：CN201811333707.9
申请日：2018-11-09
Abstract: 本发明涉及半导体装置及其制造方法。半导体装置可以包括：n型层、p+型区域、p‑型区域、第一电极和第二电极，所述n型层设置在衬底的第一表面上；所述p+型区域设置在衬底的第一表面上；所述p‑型区域设置在n型层的顶表面上；所述第一电极设置在p+型区域上和p‑型区域上；所述第二电极设置在衬底的第二表面上；其中，p+型区域的侧表面和n型层的侧表面接触，并且p+型区域的厚度与n型层的厚度和p‑型区域的厚度相同。
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公开(公告)号：CN109962110B
公开(公告)日：2023-04-25
申请号：CN201810593548.X
申请日：2018-06-11
Inventor： 千大焕
Abstract: 本公开提供一种半导体器件，包括衬底、n‑型层、n+型区域、p型区域、p+型区域、栅极绝缘层、栅电极、源电极以及漏电极，其中，在平面图中，n+型区域设置在n‑型层的左侧和右侧，并且在平面图中配置为形成带状图案，其中，在平面图中，p+型区域设置在n+型区域的外表面上，并且在平面图中配置为形成带状图案，其中，在平面图中，在n+型区域的内表面上设置有p型区域，并且p型区域在平面图中沿n+型区域的长度方向以预定间隔分离。
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Patent Agency Ranking
公开(公告)号：CN110444605A
公开(公告)日：2019-11-12
申请号：CN201811320109.8
申请日：2018-11-07
IPC: H01L29/872 , H01L21/04
Abstract: 本发明涉及半导体装置及其制造方法。一种半导体装置可以包括设置在衬底的第一表面处的n-型层；设置在n-型层顶部处的p-型区域和p+型区域；设置在p-型区域和p+型区域上的第一电极；以及设置在衬底的第二表面处的第二电极，其中，第一电极包括设置在p-型区域上的第一金属层和设置在第一金属层上的第二金属层，并且所述第一金属层与p-型区域连续接触。
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公开(公告)号：CN109713039A
公开(公告)日：2019-05-03
申请号：CN201711288456.2
申请日：2017-12-07
Inventor： 千大焕
Abstract: 本发明涉及半导体器件，其包括：n+型碳化硅衬底、n-型层、第一沟槽、p型区域、p+型区域、n+型区域、栅电极、源电极和漏电极。所述半导体器件可以包括多个单位单元，其中，所述多个单位单元中的一个可以包括源电极和p+型区域彼此接触的接触部分、在平面图中设置在接触部分的上部和下部的外部部分以及将接触部分连接至外部部分的连接部分；在平面图中在接触部分中水平相邻的第一沟槽之间的宽度等于在平面图中在外部部分中水平相邻的第一沟槽之间的宽度，且在平面图中在连接部分中水平相邻的第一沟槽之间的宽度小于在平面图中在接触部分中水平相邻的第一沟槽之间的宽度。
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公开(公告)号：CN108615730A
公开(公告)日：2018-10-02
申请号：CN201710755153.0
申请日：2017-08-29
CPC classification number: H01L29/1608 , H01L21/0445 , H01L29/1095 , H01L29/41766 , H01L29/4236 , H01L29/66068 , H01L29/7802 , H01L29/7806 , H01L29/7813 , H01L29/7827 , H01L29/7839 , H01L29/872 , H01L51/105 , H01L27/0727 , H01L21/8213
Abstract: 一种半导体器件及其制造方法。一种半导体器件可以包括：n-型层，其设置在n+型碳化硅衬底的第一表面处；p-型区域、p型区域、n+型区域和p+型区域，各设置在n-型层的上部；栅电极和源电极，各设置在n-型层上并彼此绝缘；以及漏电极，其设置在n+型碳化硅衬底的第二表面处，其中，源电极与p-型区域、n+型区域和p+型区域接触，并且源电极可以包括欧姆结区域和肖特基结区域，所述欧姆结区域设置在源电极与n+型区域的接触部分处以及源极区域与p+型区域的接触部分处，而所述肖特基结区域设置在源电极与p-型区域的接触部分处。
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公开(公告)号：CN115020498A
公开(公告)日：2022-09-06
申请号：CN202110834993.2
申请日：2021-07-23
IPC: H01L29/872 , H01L29/06 , H01L29/45 , H01L29/47 , H01L21/329
Abstract: 一种肖特基势垒二极管，包括：n+型衬底；n‑型外延层，设置在n+型衬底的第一表面上并具有在面对n+型衬底的表面的相对侧开口的沟槽；p型区域，设置在沟槽的侧面上；肖特基电极，设置在n‑型外延层上并位于沟槽内；以及欧姆电极，设置在n+型衬底的第二表面上。
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公开(公告)号：CN104752522B
公开(公告)日：2019-04-09
申请号：CN201410484433.9
申请日：2014-09-19
Applicant: 现代自动车株式会社
IPC: H01L29/872 , H01L29/06 , H01L21/329
Abstract: 本发明涉及一种肖特基势垒二极管及其制造方法，该肖特基势垒二极管包括：n‑型外延层，布置在n+型碳化硅基板的第一表面上；第一p+区，布置在n‑型外延层上；n型外延层，布置在n‑型外延层和第一p+区上；第二p+区，布置在n型外延层上，并且与第一p+区相接触；肖特基电极，布置在n型外延层和第二p+区上；以及欧姆电极，布置在n+碳化硅基板的第二表面上，其中第一p+区具有栅格形状，其包括多个垂直部以及将各个垂直部的两端彼此连接的水平部，垂直部包括多个具有类六边形的第一部、多个连接各个第一部的第二部、以及多个连接第一部和水平部的第三部，并且第二部和第三部被定形为类杆状。
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