SiC单晶、SiC晶片以及半导体器件

    公开(公告)号:CN104024492B

    公开(公告)日:2017-11-14

    申请号:CN201280059156.6

    申请日:2012-12-03

    CPC classification number: H01L29/045 C30B23/025 C30B29/36 H01L29/1608

    Abstract: 本发明涉及一种SiC单晶,其包含具有{0001}面内方向(主要与<11‑20>方向平行的方向)的柏氏矢量的位错的密度为3700cm/cm2以下的低位错密度区域(A)。这样的SiC单晶是采用以下的方法得到的:从a面生长晶体切出高偏置角的c面生长籽晶,进行c面生长使得被导入至c面刻面的螺旋位错密度在规定范围内,从得到的c面生长晶体中切出低偏置角的c面生长晶体,进行c面生长使得被导入至c面刻面的螺旋位错密度在规定范围内。SiC晶片以及半导体器件由这样的SiC单晶得到。

    半导体装置
    12.
    发明公开

    公开(公告)号:CN110622320A

    公开(公告)日:2019-12-27

    申请号:CN201880019440.8

    申请日:2018-01-26

    Abstract: 半导体装置具备:半导体基板,具有上表面和下表面;上表面电极,设置在半导体基板的上表面;及下表面电极,设置在半导体基板的下表面。在俯视观察时,半导体基板具有包含半导体基板的中心的第一范围和位于第一范围与半导体基板的外周缘之间的第二范围。在第一范围和第二范围分别设置内置有体二极管的MOSFET结构。MOSFET结构在第一范围与第二范围之间互不相同,以使相对于相同电流密度的体二极管的正向电压在第一范围中比在第二范围中高。

    半导体开关元件
    13.
    发明公开

    公开(公告)号:CN109075197A

    公开(公告)日:2018-12-21

    申请号:CN201680082528.5

    申请日:2016-12-26

    Abstract: 提供了一种沟槽栅半导体开关元件。所述元件的半导体衬底包括:第二导电类型底部区,其与所述沟槽的底表面处的所述栅极绝缘层接触;以及第一导电类型第二半导体区,其从与所述体区的下表面接触的位置延伸到与所述底部区的下表面接触的位置。所述底部区包括:第一底部区,其与位于所述沟槽的纵向上的端部处的所述底表面的第一范围中的所述栅极绝缘层接触,并且从所述底表面延伸到第一位置;以及第二底部区,其与在邻近所述第一范围的第二范围中的所述栅极绝缘层接触,并且从所述底表面延伸到比所述第一位置更低的第二位置。

    半导体装置
    16.
    发明公开
    半导体装置 审中-实审

    公开(公告)号:CN117296158A

    公开(公告)日:2023-12-26

    申请号:CN202280034057.6

    申请日:2022-03-24

    Abstract: 在有源区域(1a)和非有源区域(1b)中的有源区域侧,在第1深层(14)及第1电流分散层(13)与基极区域(18)之间,具备具有与基极区域相连并且与第1深层相连、在与沟槽(21)的长度方向相同的方向上延伸设置的排列有多个线的第2条状部(171)的第2深层(17)。此外,具备形成在第1电流分散层与基极区域之间并且配置在构成第2条状部的多个线之间的第2电流分散层(15)。并且,第1深层中包含的构成第1条状部(141)的各线包括与框状部(142)相连的顶端部(141a)和比顶端部靠内侧的内侧部(141b),顶端部的宽度为内侧部的宽度以上。

    半导体装置
    17.
    发明授权

    公开(公告)号:CN110622320B

    公开(公告)日:2023-08-08

    申请号:CN201880019440.8

    申请日:2018-01-26

    Abstract: 半导体装置具备:半导体基板,具有上表面和下表面;上表面电极,设置在半导体基板的上表面;及下表面电极,设置在半导体基板的下表面。在俯视观察时,半导体基板具有包含半导体基板的中心的第一范围和位于第一范围与半导体基板的外周缘之间的第二范围。在第一范围和第二范围分别设置内置有体二极管的MOSFET结构。MOSFET结构在第一范围与第二范围之间互不相同,以使相对于相同电流密度的体二极管的正向电压在第一范围中比在第二范围中高。

    半导体器件
    18.
    发明公开
    半导体器件 审中-实审

    公开(公告)号:CN116487416A

    公开(公告)日:2023-07-25

    申请号:CN202310355840.9

    申请日:2017-10-30

    Abstract: 提供一种半导体器件,其中在沟槽(6)的端部中,露出沟槽的端部(10)的开口(22)被形成在引出电极(20)中,半导体基板的顶表面侧上的沟槽栅电极(14)的侧表面与沟槽侧表面(12)间隔开,并且与位于半导体基板的顶表面(4)和沟槽侧表面之间的边界线相邻的范围覆盖有层叠绝缘膜,层叠绝缘膜被构造成使得层间绝缘膜在栅极绝缘膜上层叠。在沟槽的直线部中,沟槽栅电极的顶表面与半导体基板的顶表面对准,并且层间绝缘膜不进入沟槽,其中,在沟槽的端部中,沟槽栅电极的顶表面被刻蚀,从而在沟槽的端部中的沟槽栅电极的顶表面的高度低于半导体基板的顶表面和在沟槽的直线部中沟槽栅电极的顶表面两者。这使得能够防止绝缘膜的介电击穿。

    半导体器件及其制造方法
    19.
    发明授权

    公开(公告)号:CN109844954B

    公开(公告)日:2022-05-10

    申请号:CN201780062414.9

    申请日:2017-09-26

    Abstract: 一种半导体器件(10),包括:半导体衬底(12),所述半导体衬底(12)包括元件区域(20)和外周耐压区域(22)。所述外周耐压区域包括按照多种方式围住所述元件区域(20)的多个p型保护环(40)。所述保护环(40)中的每个保护环(40)包括高浓度区域(42)和低浓度区域(44)。最外侧保护环的低浓度区域包括位于所述最外侧保护环的高浓度区域的外周侧的第一部分(51x)。所述保护环的各个低浓度区域包括分别位于夹在多个高浓度区域中对应的两个相邻高浓度区域之间的范围内的各个第二部分(52)。所述第一部分在前表面上的宽度比所述第二部分在所述前表面上的宽度宽。

    半导体装置
    20.
    发明公开

    公开(公告)号:CN113614883A

    公开(公告)日:2021-11-05

    申请号:CN202080023863.4

    申请日:2020-03-26

    Abstract: 设单元部(1)中的在漂移层(12)与基体区域(13)的层叠方向上与保护膜(60)重叠的区域为第1单元部(1a),设与第1单元部(1a)不同的区域为第2单元部(1b),在第1单元部(1a)及第2单元部(1b)形成有栅极构造。并且,第1电极(20)中,设位于第1单元部(1a)的部位为第1部位(20a),设位于第2单元部(1b)的部位为第2部位(20b),设从半导体基板(10)的一面(100a)到第1电极(20)中的与一面(100a)相反侧的表面之间的长度为膜厚,第1部位(20a)具有膜厚比第2部位(20b)厚的部分。

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