公开(公告)号：CN109638069B

公开(公告)日：2023-10-24

申请号：CN201811009205.0

申请日：2018-08-31

Applicant: 富士电机株式会社

Inventor： 小林勇介 ,  原田信介

IPC: H01L29/16 ,  H01L29/423 ,  H01L29/78 ,  H01L27/06

Abstract: 本发明提供能够降低导通电阻的半导体装置。在栅极沟槽(7)的底面设有导电层(22)。由该导电层(22)和n型电流扩散区(3)沿栅极沟槽(7)的侧壁形成肖特基结(23)，并由该肖特基结(23)构成沟槽型SBD(42)的1个单位单元。在栅极沟槽(7)的内部，在导电层(22)上隔着绝缘层(8a)设有构成沟槽栅型的纵向型MOSFET(41)的1个单位单元的栅电极(9)。即，沟槽栅型MOSFET(41)的1个单位单元和沟槽型SBD(42)的1个单位单元被配置在1个栅极沟槽(7)的内部并且在深度方向上对置。

公开(公告)号：CN108352402B

公开(公告)日：2020-12-18

申请号：CN201680050777.6

申请日：2016-09-08

Applicant: 富士电机株式会社

Inventor： 木下明将 ,  原田信介 ,  田中保宣

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/12

Abstract: 在碳化硅半导体基体的第一主面侧形成有沟槽(16)，第二导电型的第二基极区(4)配置在与沟槽(16)沿深度方向对置的位置，第二导电型的第二基极区(4)的漏电极(13)侧端部和第二导电型的第一基极区(3)的漏电极(13)侧端部到达比第一导电型的区域(5)的漏电极(13)侧端部更深的位置。由此，能够通过缓和沟槽底部的栅绝缘膜的电场强度，抑制活性部的耐电压来使耐压构造部的耐电压设计变得容易。另外，能够通过简单的方法形成这样的半导体装置。

公开(公告)号：CN105940498B

公开(公告)日：2019-12-10

申请号：CN201580006779.0

申请日：2015-03-11

Applicant: 富士电机株式会社 ,  独立行政法人产业技术总合研究所

Inventor： 须原纪之 ,  堤岳志 ,  巻渕阳一 ,  荒岡干 ,  福田宪司 ,  原田信介 ,  岡本光央

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/336 ,  H01L29/12 ,  H01L29/417

Abstract: 本发明的碳化硅半导体装置具有：n+型碳化硅基板(1)；n型碳化硅外延层(2)；p+型基区(3)，其选择性地形成于n型碳化硅外延层(2)的表面层；n+型源区(6)，其选择性地生成于p+型基区(3)内；TiN膜(11)和Ni膜(12)，其作为电连接到n+型源区(6)而形成的源电极；栅绝缘膜(8)，其形成于p+型基区(3)的被n型碳化硅外延层(2)与n+型源区(6)所夹的部分的表面上；栅电极(9)，其形成于栅绝缘膜(8)上；漏电极，其形成于n+型碳化硅基板(1)的背面侧；以及半导体装置用的金属配线，其与作为源电极的TiN膜(11)和Ni膜(12)连接，以铝作为材料而形成，并在该形成后通过低温氮退火形成，即使在高温下对栅极施加负电压，也能够抑制阈值电压的降低。

公开(公告)号：CN108352402A

公开(公告)日：2018-07-31

申请号：CN201680050777.6

申请日：2016-09-08

Applicant: 富士电机株式会社

Inventor： 木下明将 ,  原田信介 ,  田中保宣

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/12

Abstract: 在碳化硅半导体基体的第一主面侧形成有沟槽(16)，第二导电型的第二基极区(4)配置在与沟槽(16)沿深度方向对置的位置，第二导电型的第二基极区(4)的漏电极(13)侧端部和第二导电型的第一基极区(3)的漏电极(13)侧端部到达比第一导电型的区域(5)的漏电极(13)侧端部更深的位置。由此，能够通过缓和沟槽底部的栅绝缘膜的电场强度，抑制活性部的耐电压来使耐压构造部的耐电压设计变得容易。另外，能够通过简单的方法形成这样的半导体装置。

公开(公告)号：CN104303311B

公开(公告)日：2017-10-13

申请号：CN201380018019.2

申请日：2013-03-29

Applicant: 富士电机株式会社

Inventor： 岩室宪幸 ,  原田信介 ,  星保幸 ,  原田祐一

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/12

CPC classification number: H01L29/0634 ,  H01L21/046 ,  H01L29/045 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66333 ,  H01L29/7395 ,  H01L29/7802

Abstract: 碳化硅纵型MOSFET具有：第1导电型的N反转层(6)，在第2半导体层基底层以外的表面层上所形成，该第2半导体层基底层在形成于基板的表面上的低浓度层上选择性地形成；栅电极层，被第1导电型的源极区域和第1导电型的N反转层(6)夹持，第2导电型的第3半导体层的表面露出部上的至少一部分，隔着栅极绝缘膜而形成；和源电极，在源极区域与第3半导体层的表面上共同接触，在N反转层(6)下的区域结合第2导电型半导体层的一部分。由此，利用将SiC等作为半导体材料的纵型SiC‑MOSFET的低导通电阻，并且即使在施加高电压时也能防止形成栅电极的氧化膜的击穿，并能够提高可靠性。

公开(公告)号：CN104303307A

公开(公告)日：2015-01-21

申请号：CN201380021928.1

申请日：2013-03-18

Applicant: 富士电机株式会社

Inventor： 岩室宪幸 ,  星保幸 ,  原田祐一 ,  原田信介

IPC: H01L29/06 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L29/1608 ,  H01L29/0615 ,  H01L29/0661 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/41741 ,  H01L29/66068 ,  H01L29/7395 ,  H01L29/78 ,  H01L29/7811 ,  H01L29/8611 ,  H01L29/872

Abstract: 在活性区(100a)中，在n+半导体基板(1)上的n-漂移层(2)的表面层，选择性地设置p+区(3)。在n-漂移层(2)以及p+区(3)的表面设置p基极层(4)，在p基极层(4)设置MOS构造。在活性区(100a)的其他部分，在p+区(3)上设置与源极电极(10)相接的p+区(33)。在耐压构造区(100b)，按照包围活性区(100a)的方式，至少由p-区(21)构成的JTE构造(13)设为与p+区(3)以及p基极层(4)远离。在活性区(100a)和耐压构造区(100b)的边界附近的、未形成MOS构造的部分，p-区(21)与p+区(33)相接。由此，能够提供具有稳定地表现出高耐压特性的元件构造、且导通电阻低的半导体装置。

公开(公告)号：CN118511283A

公开(公告)日：2024-08-16

申请号：CN202380015757.5

申请日：2023-02-20

Applicant: 富士电机株式会社

Inventor： 俵武志 ,  原田信介 ,  加藤正史 ,  福井琢也

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12

Abstract: 本发明的碳化硅半导体基板具备第一导电型的碳化硅半导体基板(1)、杂质浓度比碳化硅半导体基板(1)的杂质浓度低的第一导电型的第一半导体层(2)、第二导电型的第二半导体层(3)、第一导电型的第一半导体区(7)、沟槽(16)、第一基区(4)、第二导电型的第二基区(5)、第一半导体层(2)的处于第一基区(4)与第二基区(5)之间以及第一半导体层(2)的比第一基区(4)和第二基区(5)更靠碳化硅半导体基板(1)侧的区域添加了铝和氮而形成的共掺杂区(26、26’)。共掺杂区(26，26’)的载流子寿命为0.01μs以下。

公开(公告)号：CN106601641B

公开(公告)日：2019-05-17

申请号：CN201610796634.1

申请日：2016-08-31

Applicant: 富士电机株式会社 ,  国立研究开发法人产业技术总合研究所

Inventor： 染谷满 ,  武井学 ,  原田信介

IPC: H01L21/66

Abstract: 本发明提供即使对栅极施加AC电压，也能够正确测定导通时的阈值电压的波动的半导体装置的评价方法及半导体装置的评价装置。作为被测定物的MOSFET的漏极与恒定电压源连接，源极和基体接地。AC电压源通常对MOSFET的栅极持续施加最大电压为MOSFET的阈值电压以上的应力电压。恒定电压源在MOSFET被施加有应力电压时，向MOSFET的源极‑漏极间施加源极‑漏极间电压，并且持续测定并监视流通于MOSFET的源极‑漏极间电流。MOSFET的阈值电压的波动量基于由恒定电压源测定的MOSFET的源极‑漏极间电流的波动量而得到。

公开(公告)号：CN109473477A

公开(公告)日：2019-03-15

申请号：CN201811042221.X

申请日：2018-09-07

Applicant: 富士电机株式会社

Inventor： 小林勇介 ,  大瀬直之 ,  原田信介 ,  武井学

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/04

Abstract: 本发明提供一种能够改善低导通电阻化和抑制栅极阈值电压降低的均衡的半导体装置。在n型电流扩散区(3)的内部，设置覆盖沟槽(栅极沟槽)(7)的底面的第一p+型区(21)。另外，在n型电流扩散区(3)的内部，在相邻的沟槽之间，设置与第一p+型区分开且与p型基区(4)相接的第二p+型区(22)。在p型基区的内部，在沟槽的侧壁附近，以与沟槽的侧壁分开预定距离(t1)，并且与第一p+型区、第二p+型区分开的方式设置第三p+型区(23)。第三p+型区与沟槽的侧壁大致平行地在深度方向延伸。第三p+型区的漏极侧端部与n型电流扩散区(3)相接，或从p型基区(4)与n型电流扩散区的界面向漏极侧以预定深度(d)突出。

公开(公告)号：CN104303307B

公开(公告)日：2019-01-29

申请号：CN201380021928.1

申请日：2013-03-18

Applicant: 富士电机株式会社

Inventor： 岩室宪幸 ,  星保幸 ,  原田祐一 ,  原田信介

IPC: H01L29/06 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78

Abstract: 在活性区(100a)中，在n+半导体基板(1)上的n‑漂移层(2)的表面层，选择性地设置p+区(3)。在n‑漂移层(2)以及p+区(3)的表面设置p基极层(4)，在p基极层(4)设置MOS构造。在活性区(100a)的其他部分，在p+区(3)上设置与源极电极(10)相接的p+区(33)。在耐压构造区(100b)，按照包围活性区(100a)的方式，至少由p‑区(21)构成的JTE构造(13)设为与p+区(3)以及p基极层(4)远离。在活性区(100a)和耐压构造区(100b)的边界附近的、未形成MOS构造的部分，p‑区(21)与p+区(33)相接。由此，能够提供具有稳定地表现出高耐压特性的元件构造、且导通电阻低的半导体装置。