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公开(公告)号：CN106531813A
公开(公告)日：2017-03-22
申请号：CN201610130543.4
申请日：2016-03-08
Applicant: 株式会社东芝
IPC: H01L29/872 , H01L29/06
Abstract: 本发明关于能够抑制逆向偏压时的元件破坏的半导体装置，具备：元件区域，是具有第一面与第二面的半导体层的一部分；终端区域，包围元件区域；第一电极，设置在第一面；第二电极，设置在第二面；第一导电型的第一半导体区域，设置在半导体层内且一部分与第一电极相接；第二导电型的第二半导体区域，设置在元件区域内的第一半导体区域与第一电极之间；第二导电型的第三半导体区域，设置在第二半导体区域与第一电极之间，与第一电极电连接，且第二导电型的杂质浓度高于第二半导体区域；及第二导电型的第四半导体区域，设置在终端区域内的第一半导体区域与第一面之间，与第一电极电连接，且与第二面之间的距离大于第二面与第二半导体区域的距离。
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公开(公告)号：CN104282732A
公开(公告)日：2015-01-14
申请号：CN201310722050.6
申请日：2013-12-24
Applicant: 株式会社东芝
IPC: H01L29/06 , H01L29/872 , H01L29/417
CPC classification number: H01L29/872 , H01L29/0603 , H01L29/0615 , H01L29/0619 , H01L29/0692 , H01L29/1608 , H01L29/66037 , H01L29/6606
Abstract: 半导体装置包括第一至第五半导体区域、第一电极及第二电极。第一半导体区域具有第一导电型，与第一半导体区域肖特基接合。第二半导体区域具有第二导电型，设置于第一半导体区域与第一电极之间。第三半导体区域具有第二导电型，设置于第一半导体区域与第一电极之间。第三半导体区域与第一电极欧姆接合。第四半导体区域具有第一导电型，设置于第一半导体区域与第三半导体区域之间。第四半导体区域具有比第一半导体区域的杂质浓度高的杂质浓度。第五半导体区域具有第二导电型，设置于第三半导体区域与第一电极之间。第五半导体区域具有比第三半导体区域的杂质浓度高的杂质浓度。第二电极设置于第一半导体区域的与第一电极相反的一侧。
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公开(公告)号：CN115084279B
公开(公告)日：2025-05-23
申请号：CN202110678555.1
申请日：2021-06-18
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 本发明的实施方式的半导体装置具备包含第1导电型的第1半导体层的半导体部、设置于上述半导体部的背面上的第1电极、和设置于上述半导体部的表面上的第2电极。上述第2电极包含势垒层和金属层，上述势垒层与上述第1半导体层相接，包含钒或钒化合物作为主要成分。上述金属层设置于上述势垒层上。
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公开(公告)号：CN113745310B
公开(公告)日：2024-04-09
申请号：CN202011601435.3
申请日：2020-12-30
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/06 , H01L29/40 , H01L29/872
Abstract: 实施方式的半导体装置具备第一电极、连接于所述第一电极的第一导电型的第一半导体区域、设于所述第一半导体区域上并与所述第一半导体区域接触的第二导电型的第二半导体区域、设于所述第二半导体区域上并与所述第二半导体区域接触的多个第一金属层以及多个第二金属层、第三半导体区域、以及第二电极。所述第三半导体区域设于所述第一半导体区域与所述第一金属层之间，与所述第一半导体区域以及所述第二半导体区域接触，为所述第一导电型，杂质浓度比所述第一半导体区域的杂质浓度高。所述第二电极与所述第一半导体区域、所述第二半导体区域、所述第一金属层以及所述第二金属层接触。
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公开(公告)号：CN115084279A
公开(公告)日：2022-09-20
申请号：CN202110678555.1
申请日：2021-06-18
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/872 , H01L29/06
Abstract: 本发明的实施方式的半导体装置具备包含第1导电型的第1半导体层的半导体部、设置于上述半导体部的背面上的第1电极、和设置于上述半导体部的表面上的第2电极。上述第2电极包含势垒层和金属层，上述势垒层与上述第1半导体层相接，包含钒或钒化合物作为主要成分。上述金属层设置于上述势垒层上。
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Patent Agency Ranking
公开(公告)号：CN106531801A
公开(公告)日：2017-03-22
申请号：CN201610137248.1
申请日：2016-03-10
Applicant: 株式会社东芝
IPC: H01L29/78
Abstract: 本发明的实施方式提供一种能够提高雪崩耐量的半导体装置。实施方式的半导体装置具备：SiC层，其具有第1面及第2面；第1电极，其与第1面相接；第1导电型的第1SiC区域，其设置在SiC层内；第2导电型的第2SiC区域，其至少一部分包围第1电极与第1面相接的区域而设置在SiC层内，且设置在第1SiC区域与第1面之间；第2导电型的第3SiC区域，其包围第2SiC区域而设置在SiC层内，且设置在第1SiC区域与第1面之间，第2导电型杂质浓度低于第3SiC区域；及第2导电型的第4SiC区域，其设置在第2SiC区域与第3SiC区域之间的SiC层内，且第2导电型杂质浓度高于第2SiC区域。
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公开(公告)号：CN104916586A
公开(公告)日：2015-09-16
申请号：CN201410379431.3
申请日：2014-08-04
Applicant: 株式会社东芝
IPC: H01L21/822
CPC classification number: H01L22/12 , G03F7/70433 , H01L22/20
Abstract: 本发明提供一种使制造成品率提高的半导体装置的制造方法。实施方式的半导体装置的制造方法为，多个半导体芯片区域的每个半导体芯片区域具有用于配置第1二极管的第1配置区域和用于配置第2二极管的第2配置区域，上述第1二极管具有第1导电型区域以及第2导电型区域，上述第2二极管具有金属膜以及与上述金属膜接触的半导体区域，该半导体装置的制造方法包括：准备能够将上述多个半导体芯片区域配置在面内的晶片基板的步骤；检测上述晶片基板是否存在缺陷，并取得上述缺陷的坐标信息的步骤；以及，根据上述坐标信息来决定上述半导体芯片区域内的上述第1配置区域以及上述第2配置区域的位置，以使得上述缺陷收容在上述第1配置区域中的步骤。
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公开(公告)号：CN117712050A
公开(公告)日：2024-03-15
申请号：CN202211602996.4
申请日：2022-12-13
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 堀阳一
Abstract: 本发明的实施方式涉及半导体装置。实施方式的半导体装置具备第一电极、半导体层、第二电极、绝缘性的第一树脂和绝缘性的第二树脂。所述半导体层设于所述第一电极之上。所述半导体层包含第一区域和沿第一面设于所述第一区域的周围的第二区域，所述第一面与从所述第一电极朝向所述半导体层的第一方向垂直。所述第二电极包含第一部分和比所述第一部分薄且沿所述第一面设于所述第一部分的周围的第二部分。所述第一部分及所述第二部分含有铜或者铝。所述第二电极设于所述第一区域之上。所述第一树脂设于所述第二区域之上，覆盖所述第一部分的外周及所述第二部分。所述第二树脂设于所述第二电极及所述第一树脂之上，含有与第一树脂不同的树脂材料。
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公开(公告)号：CN113745310A
公开(公告)日：2021-12-03
申请号：CN202011601435.3
申请日：2020-12-30
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/06 , H01L29/40 , H01L29/872
Abstract: 实施方式的半导体装置具备第一电极、连接于所述第一电极的第一导电型的第一半导体区域、设于所述第一半导体区域上并与所述第一半导体区域接触的第二导电型的第二半导体区域、设于所述第二半导体区域上并与所述第二半导体区域接触的多个第一金属层以及多个第二金属层、第三半导体区域、以及第二电极。所述第三半导体区域设于所述第一半导体区域与所述第一金属层之间，与所述第一半导体区域以及所述第二半导体区域接触，为所述第一导电型，杂质浓度比所述第一半导体区域的杂质浓度高。所述第二电极与所述第一半导体区域、所述第二半导体区域、所述第一金属层以及所述第二金属层接触。
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公开(公告)号：CN113451298A
公开(公告)日：2021-09-28
申请号：CN202010892612.1
申请日：2020-08-31
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L27/06 , H01L29/868 , H01L29/872
Abstract: 半导体装置具备：第一电极、第二电极、具有第一面和第二面的半导体层，该半导体层包含：与第一电极相接的第一～第三半导体区域；第二半导体区域和第三半导体区域，设于第一面与第一半导体区域之间，沿与第一面平行的第一方向延伸；第四半导体区域，设于第一面与第一半导体区域之间，夹在第二与第三半导体区域之间，电连接于第一电极；以及第五半导体区域，设于第一与第四半导体区域之间，杂质浓度比第一半导体区域高，包含第一部分，在第二方向上，第四半导体区域的第一宽度比第二半导体区域的第二宽度大、第二半导体区域与第一部分之间的第一距离小于第二与第四半导体区域之间的第二距离，第一部分的第三宽度比第一宽度小。
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