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公开(公告)号：CN118693149A
公开(公告)日：2024-09-24
申请号：CN202310731596.1
申请日：2023-06-20
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/16 , H01L29/423
Abstract: 本发明的实施方式涉及半导体装置。实施方式的半导体装置具备具有第一面与第二面的碳化硅层、第一面一侧的第一及第二栅极电极、第一导电型的第一碳化硅区域、第一碳化硅区域与第一面之间的第二导电型的第二碳化硅区域、第二碳化硅区域与第一面之间的第二导电型的第三碳化硅区域、第三碳化硅区域与第一面之间的第一导电型的第四碳化硅区域、第一面一侧的第一电极和第二面一侧的第二电极。第一电极包含第一栅极电极与第二栅极电极之间的第一部分，第一部分具有与第四碳化硅区域相接的第一接触面、与第四碳化硅区域相接的第二接触面、与第四碳化硅区域及第三碳化硅区域相接的第三接触面和与第三碳化硅区域相接的第四接触面。
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公开(公告)号：CN110911470B
公开(公告)日：2023-11-03
申请号：CN201910110909.5
申请日：2019-02-12
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式的半导体装置具备：具有第1面和第2面的碳化硅层、第1面侧的第1电极、第2面侧的第2电极、第1导电型的第1碳化硅区域、第1碳化硅区域与第1面之间的第2导电型的第2碳化硅区域及第3碳化硅区域、第1碳化硅区域与第2碳化硅区域之间的第1导电型浓度比第1碳化硅区域高的第5碳化硅区域、第1碳化硅区域与第3碳化硅区域之间的第1导电型浓度比第1碳化硅区域高的第6碳化硅区域、第5碳化硅区域与第6碳化硅区域之间的第1导电型浓度比第5碳化硅区域及第6碳化硅区域低的第7碳化硅区域、第7碳化硅区域与第1面之间的和第1电极接触的第1导电型的第8碳化硅区域、栅极电极、以及栅极绝缘层。
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公开(公告)号：CN116845105A
公开(公告)日：2023-10-03
申请号：CN202210804976.9
申请日：2022-07-08
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/16 , H01L29/08 , H01L21/336
Abstract: 半导体装置具备：在碳化硅层的第1面侧沿第1方向延伸的沟槽；沟槽内的栅极电极；在碳化硅层中沿第1方向依次配置的第1导电型第1碳化硅区域、第2导电型第2碳化硅区域、第1导电型第3碳化硅区域、第4碳化硅区域；在第1至第4碳化硅区域与第1面之间设置且在第一方向上依次配置且杂质浓度比第1至第4碳化硅区域高的第1导电型第5碳化硅区域、第2导电型第6碳化硅区域、第1导电型第7碳化硅区域、第2导电型第8碳化硅区域；设在第5至第8碳化硅区域与第1面之间的第1导电型第9碳化硅区域；第9碳化硅区域与第1面之间的第2导电型第10碳化硅区域和第1导电型第11碳化硅区域；第1面侧的第1电极；与第1面对置的第2面侧的第2电极。
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公开(公告)号：CN116799003A
公开(公告)日：2023-09-22
申请号：CN202210841233.9
申请日：2022-07-18
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L27/07 , H01L29/868 , H01L29/872
Abstract: 实施方式的半导体装置具备：第一电极；第一导电型的第一半导体层，连接于所述第一电极；第二半导体层，设于所述第一半导体层上的第一区域，所述第二半导体层是第一导电型，且杂质浓度比所述第一半导体层的杂质浓度高；第二导电型的第三半导体层，设于所述第二半导体层上；第四半导体层，设于所述第一半导体层上的第二区域，所述第四半导体层是第一导电型，且杂质浓度比所述第一半导体层的杂质浓度高、比所述第二半导体层的杂质浓度低，并隔着所述第一半导体层的一部分与所述第二半导体层分离；第二导电型的第五半导体层，设于所述第四半导体层上的一部分；以及第二电极，连接于所述第三半导体层、所述第四半导体层以及所述第五半导体层。
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公开(公告)号：CN115911027A
公开(公告)日：2023-04-04
申请号：CN202210015210.2
申请日：2022-01-07
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 一种半导体装置，具备晶体管、包括第一二极管的元件区、包围元件区且包括第二二极管的末端区、以及设置于元件区与末端区之间的中间区，元件区包括第一电极、第二电极、栅极电极、碳化硅层以及栅极绝缘层，末端区包括与第一电极电连接的第一布线层、第二电极以及碳化硅层，中间区包括栅极电极焊盘、将第一电极与第一布线层的一部分电连接的第一连接层、将第一电极与第一布线层的另一部分电连接的第二连接层、与栅极电极焊盘及栅极电极电连接的第二布线层、以及碳化硅层。
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公开(公告)号：CN115842035A
公开(公告)日：2023-03-24
申请号：CN202210019635.0
申请日：2022-01-10
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式的半导体装置具备：元件区域，包含晶体管、第一二极管以及第一接触部；终端区域，包围元件区域且包含第二接触部；以及中间区域，设置于元件区域与终端区域之间，不包含晶体管、第一二极管、第一接触部以及第二接触部，元件区域包含第一电极、第二电极、栅极电极、碳化硅层以及栅极绝缘层，终端区域包含与第一电极电连接的第一布线层、第二电极以及碳化硅层，中间区域包含碳化硅层，从元件区域朝向终端区域的方向的中间区域的宽度为碳化硅层的厚度的2倍以上。
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公开(公告)号：CN105990439B
公开(公告)日：2019-03-19
申请号：CN201510555695.4
申请日：2015-09-02
Applicant: 株式会社东芝
Inventor： 河野洋志
Abstract: 本发明的半导体装置具备晶胞区域、栅极垫区域、及晶胞端区域。晶胞区域具有：衬底；n型第一区域；p型第二区域；n型第三区域；p型第四区域，设置在第二区域内，且p型杂质浓度高于第二区域；栅极绝缘膜；栅极电极；第一电极，通过第一接触部而与第一区域及第四区域相接；及第二电极。栅极垫区域具有：场绝缘膜；及p型第五区域，设置在第三区域与场绝缘膜之间，且p型杂质的峰浓度为1×1018cm‑3以上。晶胞端区域具有：p型第六区域，与第五区域连接；p型第七区域，p型杂质浓度高于第六区域；及第一电极，通过第二接触部而与第七区域相接。通过第二接触部而与第一电极相接的面的整个面为p型区域。
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公开(公告)号：CN106531799A
公开(公告)日：2017-03-22
申请号：CN201610064394.6
申请日：2016-01-29
Applicant: 株式会社东芝
Abstract: 实施方式的半导体装置包括：SiC层，具有第1面及第2面；栅极绝缘膜，设置于第1面上；栅极电极，设置于栅极绝缘膜上；第1导电型的第1SiC区域，设置于SiC层内，且一部分设置于第1面；第2导电型的第2SiC区域，设置于第1SiC区域内，且一部分设置于第1面；第1导电型的第3SiC区域，设置于第2SiC区域内，且一部分设置于第1面；及第1导电型的第4SiC区域，设置于第2SiC区域与栅极绝缘膜之间，在第1面由第2SiC区域夹着，且在第1面设置于第1SiC区域与第3SiC区域之间。
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公开(公告)号：CN104916688A
公开(公告)日：2015-09-16
申请号：CN201410369570.8
申请日：2014-07-30
Applicant: 株式会社东芝
CPC classification number: H01L29/7804 , H01L29/0696 , H01L29/086 , H01L29/1095 , H01L29/1608 , H01L29/7805
Abstract: 本发明提供一种实现小型化和低成本化的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；在上述第1电极和上述第2电极之间设置的第1导电型的第1半导体区域；在上述第1半导体区域和上述第2电极之间设置的第2导电型的第2半导体区域；在上述第2半导体区域和上述第2电极之间设置、与上述第1半导体区域相比杂质浓度更高的第1导电型的第3半导体区域；经由绝缘膜而与上述第3半导体区域、上述第2半导体区域以及上述第1半导体区域相接的第3电极；在上述第1半导体区域和上述第2电极之间设置的第2导电型的第4半导体区域；以及在上述第4半导体区域和上述第2电极之间设置、与上述第1半导体区域相比杂质浓度更高的第1导电型的第5半导体区域。
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