公开(公告)号：CN114337611B

公开(公告)日：2025-04-11

申请号：CN202111517128.1

申请日：2021-12-13

Applicant: 安徽大学

Inventor： 闫爱斌 ,  位少杰 ,  李志星 ,  崔杰 ,  周勇 ,  倪天明 ,  黄正峰

IPC: H03K3/356

Abstract: 本发明涉及一种基于循环反馈C单元的三节点翻转自恢复锁存器，包括双循环结构存储模块和四个传输门，双循环结构存储模块由十二个二输入C单元组成，包括第一C单元CE1至第十二C单元CE12；所述四个传输门包括第一传输门TG1至第四传输门TG4；四个传输门的信号输入端均作为锁存器的数据输入端D，所述第五C单元CE5的输出端作为锁存器的数据输出端。本发明可靠性高，可容忍任意三节点翻转并且可自恢复；使用较少MOS管，降低了面积和功耗开销，并且提升了锁存器容忍能力，具有更为优越的性能；具有低延迟性，由于透明模式下，输入端与输入端之间只有一个传输门，所以本发明建立了更为高效的路径，因此传输延迟低。

公开(公告)号：CN118554943A

公开(公告)日：2024-08-27

申请号：CN202410590566.8

申请日：2024-05-13

Applicant: 安徽大学

Inventor： 闫爱斌 ,  李雪华 ,  刘润祺 ,  崔杰 ,  倪天明 ,  黄正峰

IPC: H03K19/0175 ,  H03K19/20

Abstract: 本发明公开了一种基于五输入多数门的QCA电路，包括均由量子元胞组成的全加器、2‑1多路复用器和D触发器，所述全加器包括一组三输入多数门一、二组反相器一和一组五输入多数门一，所述2‑1多路复用器包括一组三输入多数门二、一组反相器二和一组五输入多数门二，所述D触发器包括所述2‑1多路复用器、输出返回线路、输入信号D和输入信号clk。本发明降低了QCA电路的功耗，增加了电路的可扩展性同时使用五输入多数门组建电路，可以减少元胞数量，减小占用面积。

公开(公告)号：CN109687850B

公开(公告)日：2022-09-23

申请号：CN201811556555.9

申请日：2018-12-19

Applicant: 安徽大学

Inventor： 李锐 ,  闫爱斌 ,  路璐 ,  冯祥凤 ,  刘思佳 ,  周俊

IPC: H03K3/356 ,  H03K19/003

Abstract: 本发明涉及一种任意三节点翻转完全容忍的锁存器，包括：两个分别由4对PN晶体管构建的存储模块，即第一存储模块DICE1和第二存储模块DICE2；三个C单元，即第一C单元CE1、第二C单元CE2、第三C单元CE3，第三C单元CE3具有时钟控制端；五个传输门，即第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5。本发明分别使用互相反馈的四对PN晶体管构建两个用于存储数据的同构的存储模块，再使用两个C单元分别对两个存储模块的输出数据进行接收，实现节点翻转的一级过滤，最后，实现节点翻转的二级过滤，不但实现了对任意双节点翻转的完全容忍，而且实现了对任意三节点翻转的完全容忍功能。

公开(公告)号：CN113836447A

公开(公告)日：2021-12-24

申请号：CN202111154457.4

申请日：2021-09-29

Applicant: 安徽大学

Inventor： 崔宁宁 ,  李青竹 ,  崔杰 ,  仲红 ,  田苗苗 ,  闫爱斌

IPC: G06F16/9537 ,  G06F16/9538

Abstract: 本发明公开一种云平台下的安全轨迹相似性查询方法及系统，包括数据拥有者DO初始化、索引的构建、索引编码、查询编码、轨迹相似性查询等，本发明的基于二叉树的安全索引结构既可以满足高效地执行轨迹相似性查询，同时又能保证安全性；同时本发明的安全轨迹相似性编码方法，利用布隆过滤器(BloomFilter,BF)对索引进行编码；采用基于内积的轨迹相似性计算方法，能够实现在密文的环境下可以准确高效地计算轨迹相似性，同时保护数据隐私和查询隐私，还可以抵御多项式时间的半诚实Semi‑Honest攻击者；另外，本发明具计算开销较低。

公开(公告)号：CN112260679A

公开(公告)日：2021-01-22

申请号：CN202011112147.1

申请日：2020-10-16

Applicant: 安徽大学

Inventor： 闫爱斌 ,  钱奎奎 ,  许哲龙 ,  崔杰 ,  倪天明 ,  宋钛 ,  黄正峰

IPC: H03K19/017

Abstract: 本发明涉及一种基于C单元的三节点翻转自恢复锁存器，包括矩阵存储模块和八个传输门；所述矩阵存储模块由十六个二输入C单元组成，所述八个传输门包括第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5、第六传输门TG6、第七传输门TG7和第八传输门TG8；所述第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4的信号输入端均作为锁存器的数据输入端D，所述第四C单元CE4的第一信号输入端作为锁存器的数据输出端。本发明提高了锁存器电路的可靠性；在锁存器输入端和输出端要求具有同向逻辑值的情况下，本发明提供的锁存器未增加面积开销。此外，由于在透明模式下，输入端和输出端仅存在一个传输门，传播延迟大大降低。

公开(公告)号：CN109905117A

公开(公告)日：2019-06-18

申请号：CN201910218107.6

申请日：2019-03-21

Applicant: 安徽大学

Inventor： 闫爱斌 ,  胡元节 ,  陈志立 ,  许艳 ,  赵小虎 ,  温晓青

IPC: H03K19/003 ,  H03K19/094

Abstract: 本发明涉及一种任意三节点翻转完全自恢复的锁存器，包括环形存储模块和六个传输门；所述环形存储模块由十二个三输入C单元组成，即第一C单元CE1、第二C单元CE2、第三C单元CE3、第四C单元CE4、第五C单元CE5、第六C单元CE6、第七C单元CE7、第八C单元CE8、第九C单元CE9、第十C单元CE10、第十一C单元CE11和第十二C单元CE12；所述六个传输门包括第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5和第六传输门TG6。本发明提高了锁存器电路的可靠性，提供了三个同构变体锁存器，具备同样的可靠性；在锁存器输入端和输出端要求具有同向逻辑值的情况下，本发明提供的锁存器未增加面积开销。

公开(公告)号：CN106656149A

公开(公告)日：2017-05-10

申请号：CN201611217325.0

申请日：2016-12-26

Applicant: 安徽大学

Inventor： 闫爱斌 ,  王华彬 ,  黄正峰 ,  易茂祥

IPC: H03K19/003

Abstract: 本发明公开了一种高性能低开销的单粒子翻转在线自恢复锁存器，通过四组相互反馈的I单元构建高可靠性数据存储反馈环实现对单粒子翻转的在线自恢复。本发明由于分别使用较少的晶体管数目、钟控技术和高速通路技术，降低面积开销、功耗开销，提高电路性能，具有高性能低开销特性。本发明适用于高可靠性的集成电路与系统，可广泛应用于航空航天等对锁存器可靠性及综合开销要求较高的需求领域。

公开(公告)号：CN116895316A

公开(公告)日：2023-10-17

申请号：CN202310932872.0

申请日：2023-07-27

Applicant: 安徽大学

Inventor： 闫爱斌 ,  项婧 ,  常杨 ,  崔杰 ,  倪天明 ,  黄正峰

IPC: G11C11/419 ,  G11C7/18 ,  G11C8/14

Abstract: 本发明公开了一种基于反相器的双节点翻转加固的SRAM单元，包括单循环存储模块和六个传输管；单循环存储模块由六个二输入反相器组成，包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6；六个传输管包括第一传输管N7、第二传输管N8、第三传输管N9、第四传输管N10、第五传输管N11、第六传输管N12；第一传输管N7、第二传输管N8、第三传输管N9、第四传输管N10、第五传输管N11、第六传输管N12的栅极均作为SRAM单元读写数据的开关，漏极连接位线控制读写的数据，源极分别连接存储模块的存储节点。本发明使用了六个传输管和环形结构，SRAM单元节省读延迟和写延迟，环形结构产生的正反馈循环使SRAM单元从软错误中恢复。

公开(公告)号：CN112260679B

公开(公告)日：2022-10-14

申请号：CN202011112147.1

申请日：2020-10-16

Applicant: 安徽大学

Inventor： 闫爱斌 ,  钱奎奎 ,  许哲龙 ,  崔杰 ,  倪天明 ,  宋钛 ,  黄正峰

IPC: H03K19/017

Abstract: 本发明涉及一种基于C单元的三节点翻转自恢复锁存器，包括矩阵存储模块和八个传输门；所述矩阵存储模块由十六个二输入C单元组成，所述八个传输门包括第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5、第六传输门TG6、第七传输门TG7和第八传输门TG8；所述第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4的信号输入端均作为锁存器的数据输入端D，所述第四C单元CE4的第一信号输入端作为锁存器的数据输出端。本发明提高了锁存器电路的可靠性；在锁存器输入端和输出端要求具有同向逻辑值的情况下，本发明提供的锁存器未增加面积开销。此外，由于在透明模式下，输入端和输出端仅存在一个传输门，传播延迟大大降低。

公开(公告)号：CN110572146B

公开(公告)日：2022-10-14

申请号：CN201910809744.0

申请日：2019-08-29

Applicant: 安徽大学

Inventor： 闫爱斌 ,  唐锡铭 ,  周航 ,  李向前 ,  周晗 ,  赵小虎

IPC: H03K19/003 ,  H03K3/3565

Abstract: 本发明涉及一种容忍任意三节点翻转并过滤瞬态脉冲的锁存器，包括：三个分别由6对PN晶体管构建的存储模块，即第一存储模块DICE1、第二存储模块DICE2和第三存储模块DICE3；三个反相器，即第一反相器Inv1、第二反相器Inv2和第三反相器Inv3；一个施密特触发器，即ST；六个传输门，即第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5和第六传输门TG6。本发明不仅使用了互相反馈的六对PN晶体管构建三个用于存储数据的同构的存储模块，还使用了施密特触发器对脉冲错误进行修正，不但实现了对任意双节点翻转的完全容忍，而且实现了对任意三节点翻转的完全容忍，同时具有SET脉冲过滤的功能。