公开(公告)号：CN118056209A

公开(公告)日：2024-05-17

申请号：CN202280065238.5

申请日：2022-09-26

Applicant: 国际商业机器公司

Inventor： G·布尔 ,  细川浩二 ,  蔡欣妤 ,  S·杰恩 ,  P·纳拉亚南

IPC: G06N3/063 ,  G06N3/045 ,  G06N3/082

Abstract: 提供了神经核阵列。每个神经核包括有序输入线、有序输出线以及突触，突触中的每个突触可操作地耦合到输入线中的一个输入线和输出线中的一个输出线。提供了多个信号线。信号线中的至少一个信号线沿着神经核阵列的每个维度布置。提供了多个路由器，多个路由器中的每个路由器可操作地耦合到神经核中的一个神经核以及沿着神经核阵列的每个维度的信号线中的至少一个信号线。每个路由器选择性地将信号从至少一个信号线路由到其耦合的神经核。每个路由器选择性地将信号从其耦合的神经核路由到至少一个信号线。路由器将经有序输入线和有序输出线分割成多个分段，并且独立路由每个分段的信号。

公开(公告)号：CN111670444A

公开(公告)日：2020-09-15

申请号：CN201980009438.7

申请日：2019-01-10

Applicant: 国际商业机器公司

Inventor： 安田岳雄 ,  细川浩二

IPC: G06N3/063

Abstract: 一种突触存储器包括被配置成存储权重值的存储器件。所述存储器件包含读取端子、写入端子及公共端子，所述读取端子被配置以接收读信号，所述写入端子被配置以接收写信号，且所述公共端子被配置以输出来自所述存储器件的输出信号。所述突触存储器还包括设置在所述存储器件的所述写入端子和被配置为发送所述写信号的写信号线之间的写晶体管。所述突触存储器还包括设置在所述存储器件的所述公共端子与所述树突线的其中一个之间的公共晶体管。

公开(公告)号：CN111587440A

公开(公告)日：2020-08-25

申请号：CN201980008114.1

申请日：2019-01-07

Applicant: 国际商业机器公司

Inventor： 冈﨑笃也 ,  石井正俊 ,  冈泽润香 ,  细川浩二 ,  恐神贵行

IPC: G06N3/02

Abstract: 神经形态芯片包括突触单元，所述突触单元包括各自的电阻性器件、轴突线路、树突线路和开关。所述突触单元连接到轴突线路和树突线路以形成交叉阵列。所述轴突线路被配置为接收输入数据并将所述输入数据提供给所述突触单元。所述树突线路被配置为接收输出数据并且经由一个或多个相应输出线提供所述输出数据。所述开关中的给定的一个开关被配置为将输入端子连接到一个或多个输入线，并且将所述给定的一个开关的一个或多个输出端子可变地连接到给定的一个或多个轴突线路。