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公开(公告)号：CN103117243A
公开(公告)日：2013-05-22
申请号：CN201210074766.5
申请日：2012-03-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762
CPC classification number: H01L21/02653 , H01L21/02639 , H01L21/0337 , H01L21/76224 , H01L21/76229
Abstract: 一种方法，包括：在衬底上方形成硬掩模，图案化硬掩模以形成第一多个沟槽，以及在第一多个沟槽内填充有介电材料以形成多个介电区域。从多个介电区域之间去除硬掩模，其中，通过去除硬掩模留下第二多个沟槽。实施外延步骤以在第二多个沟槽内生长半导体材料。本发明还提供了反调STI形成。
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Patent Agency Ranking
公开(公告)号：CN114975512A
公开(公告)日：2022-08-30
申请号：CN202210296501.3
申请日：2022-03-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/24
Abstract: 本公开涉及半导体存储器件及制造方法。一种半导体器件包括：存储结构，在衬底之上，其中，该存储结构包括第一字线；第一位线，在第一字线之上；第二位线，在第一位线之上；存储材料，在第一位线和第二位线的侧壁之上；第一控制字线，沿着存储材料的第一侧，其中，第一控制字线电连接至第一字线；第二控制字线，沿着存储材料的与第一侧相反的第二侧；以及第二字线，在第二位线、第一控制字线和第二控制字线之上，其中，第二字线电连接至第二控制字线。
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公开(公告)号：CN110957275A
公开(公告)日：2020-04-03
申请号：CN201910917170.9
申请日：2019-09-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本揭露描述的实施方式描述由个别形成的纳米线半导体带的堆叠形成栅极全环(“GAA”)元件的技术，即集成电路及其制造方法。个别形成的纳米线半导体带未各别栅极全环元件量身订做。形成沟渠于磊晶层的第一堆叠中，以定义出形成磊晶层的第二堆叠的空间。将沟渠底部修改成在形状或结晶晶面取向上具有确定或已知参数。利用沟渠底部的已知参数选择适合制程来以相对平坦基底面的方式填充沟渠底部。
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公开(公告)号：CN115116918A
公开(公告)日：2022-09-27
申请号：CN202210069582.3
申请日：2022-01-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/68 , H01L23/544
Abstract: 方法包括：确定第一晶圆的第一侧上的第一对准标记和第一晶圆的第二侧上的第二对准标记之间的第一偏移；将第一晶圆的第一对准标记与第二晶圆的第一侧上的第三对准标记对准，包括检测第一晶圆的第二对准标记的位置；基于第一偏移和第一晶圆的第二对准标记的位置，确定第一晶圆的第一对准标记的位置；和基于确定的第一对准标记的位置，重新定位第一晶圆，以将第一对准标记与第三对准标记对准；以及将第一晶圆的第一侧接合至第二晶圆的第一侧以形成接合结构。本发明的实施例还涉及用于接合半导体器件的方法。
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公开(公告)号：CN114665012A
公开(公告)日：2022-06-24
申请号：CN202210204683.7
申请日：2022-03-02
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供一种存储器装置及其操作方法。存储器装置包括底部电极、第一数据储存层、第二数据储存层、界面导电层和顶部电极。第一数据储存层设置在底部电极上并与底部电极接触。第二数据储存层设置在第一数据储存层之上。界面导电层设置在第一数据储存层和第二数据储存层之间。顶部电极设置在第二数据储存层之上。
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公开(公告)号：CN110943131A
公开(公告)日：2020-03-31
申请号：CN201910892082.8
申请日：2019-09-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 揭示了一种半导体元件。半导体元件包括在基板上的多个鳍片。在多个鳍片中每一者的末端表面上形成鳍片末端间隔物。在多个鳍片上形成绝缘层。在多个鳍片中每一者中的源极/漏极空间中形成源极/漏极磊晶层。在绝缘层上形成栅电极层，且栅电极层缠绕每一通道区域。在栅电极层上形成侧壁间隔物。
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