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公开(公告)号：CN113690141B
公开(公告)日：2024-03-22
申请号：CN202110280616.9
申请日：2021-03-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/08 , H01L29/161 , H01L29/78
Abstract: 半导体器件包括设置在衬底上方的半导体线或半导体片、与半导体线或半导体片接触的源极/漏极外延层、设置在半导体线或半导体片的每个沟道区上并包裹半导体线或半导体片的每个沟道区的栅极介电层、设置在栅极介电层上并包裹每个沟道区的栅电极层、以及分别设置在空间中的绝缘间隔件。空间由相邻的半导体线或半导体片、栅电极层以及源极/漏极区限定。源极/漏极外延层包括具有不同Ge含量的多个掺杂SiGe层，并且源极/漏极外延层中的至少一个是非掺杂的SiGe或Si。本申请的实施例还涉及制造半导体器件的方法。
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公开(公告)号：CN113690140B
公开(公告)日：2024-01-05
申请号：CN202110226895.0
申请日：2021-03-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/08 , H01L29/10 , H01L29/78
Abstract: 本发明实施例涉及半导体器件及其制造方法。半导体器件制造包括在衬底上形成在第一方向延伸的鳍。在鳍第一部分上形成栅极，栅极在与第一方向交叉的第二方向延伸。在鳍侧壁上形成鳍掩模层。鳍第二部分凹进，第二部分位于相对的栅极侧。外延源极/漏极形成在凹进的鳍上方。外延源极/漏极结构包括具有第一掺杂浓度的第一层、第二掺杂浓度的第二层和第三掺杂浓度的第三层。第三大于第二浓度，第二大于第一浓度。合并至少相邻的第三层源极/漏极而形成合并的源极/漏极，从相邻鳍的上表面到合并的源极/漏极下表面最高点，在垂直于第一和第二方向的第三方向的高度大于合并的源极/漏极的从源极/漏极的下表面最高点到源极/漏极顶面在第三方向的厚度。
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公开(公告)号：CN110970487B
公开(公告)日：2023-12-19
申请号：CN201910909568.8
申请日：2019-09-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L29/08 , H01L29/10 , H01L21/336
Abstract: 用于形成半导体器件的方法包括图案化衬底以形成带，该带包括第一半导体材料，沿着该带的侧壁形成隔离区域，该带的上部在隔离区域的顶面之上延伸，沿着该带的上部的侧壁和顶面形成伪结构，对该带的上部的暴露部分实施第一蚀刻工艺以形成第一凹槽，该带的暴露部分通过伪结构暴露，在实施第一蚀刻工艺之后，使用第二蚀刻工艺将第一凹槽重塑为具有V形底面，其中，第二蚀刻工艺相对于具有第二取向的第二晶面对具有第一取向的第一晶面具有选择性，以及在重塑第一凹槽中外延生长源极/漏极区域。本发明的实施例还提供了半导体器件。
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公开(公告)号：CN108122777B
公开(公告)日：2022-11-18
申请号：CN201711181814.X
申请日：2017-11-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 提供一种鳍状场效晶体管装置与其形成方法。方法包括蚀刻凹陷于栅极堆叠两侧上的基板中。方法亦包括外延成长源极/漏极区于每一凹陷中，其中每一源极/漏极区包括沿着个别源极/漏极区的上表面的盖层，且每一源极/漏极区中的第一材料在盖层与下方外延层的界面具有最高浓度。方法亦包括沉积多个金属层于源极/漏极区上，且金属层接触源极/漏极区。方法亦包括进行回火，且在回火后形成金属硅化物区于每一源极/漏极区中，其中每一金属硅化物区延伸穿过盖层并止于盖层与下方外延层的界面。
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公开(公告)号：CN107978637B
公开(公告)日：2022-11-18
申请号：CN201710202281.2
申请日：2017-03-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请公开一种半导体结构，其中半导体结构包含阶状的结晶基板，其具有较高阶状物、较低阶状物、与阶状隆起。第一鳍状物包含具有第一晶格常数的结晶结构。第一鳍状物形成于较低阶状物上。第二鳍状物包含具有第二晶格常数的结晶结构，且第二晶格常数不同于第一晶格常数。第二鳍状物可形成于较高阶状物上，并与第一鳍状物分隔。第二结晶结构可形成于结晶结构上，且鳍状物的顶部对齐。第一鳍状物与第二鳍状物之组成可为相同材料(具有不同高度及不同通道应力值)。第一鳍状物可作为互补式金氧半鳍状场效晶体管的n型金氧半鳍状物，而第二鳍状物可作为互补式金氧半鳍状场效晶体管的p型金氧半鳍状物。
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公开(公告)号：CN110854101B
公开(公告)日：2022-08-12
申请号：CN201911094700.0
申请日：2014-09-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/532 , H01L21/768
Abstract: 本发明提供了一种半导体器件及其形成方法。半导体器件包括位于第一开口内的第一层上方的铜填料。第一层包括钴和钨。包括钴和钨的第三层位于铜填料和第一层的上方。包括钴和钨的第一层比不具有钴或钨的第一层具有更光滑的侧壁。更光滑的侧壁降低了铜填料内的缺陷，从而增强了铜填料的导电性。第一层和第三层相较于不包括这样层的半导体器件降低了铜填料中的铜扩散。
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公开(公告)号：CN114256235A
公开(公告)日：2022-03-29
申请号：CN202110639654.9
申请日：2021-06-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本公开涉及栅极结构及其形成方法。一种器件包括：第一栅极区域，具有第一栅极长度；第一间隔件，位于第一栅极区域的侧壁上；半导体层，位于第一栅极区域之上；第二栅极区域，位于半导体层之上，其中，第二栅极区域的第二栅极长度等于第一栅极长度；以及第二间隔件，位于第二栅极区域的侧壁上，其中，第二间隔件比第一间隔件更窄。
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公开(公告)号：CN113690141A
公开(公告)日：2021-11-23
申请号：CN202110280616.9
申请日：2021-03-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/08 , H01L29/161 , H01L29/78
Abstract: 半导体器件包括设置在衬底上方的半导体线或半导体片、与半导体线或半导体片接触的源极/漏极外延层、设置在半导体线或半导体片的每个沟道区上并包裹半导体线或半导体片的每个沟道区的栅极介电层、设置在栅极介电层上并包裹每个沟道区的栅电极层、以及分别设置在空间中的绝缘间隔件。空间由相邻的半导体线或半导体片、栅电极层以及源极/漏极区限定。源极/漏极外延层包括具有不同Ge含量的多个掺杂SiGe层，并且源极/漏极外延层中的至少一个是非掺杂的SiGe或Si。本申请的实施例还涉及制造半导体器件的方法。
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公开(公告)号：CN113314418A
公开(公告)日：2021-08-27
申请号：CN202110061249.3
申请日：2021-01-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06 , H01L29/10 , H01L21/8234 , H01L27/088
Abstract: 在制造半导体器件的方法中，形成鳍结构，其中第一半导体层和第二半导体层交替地堆叠，在鳍结构上方形成牺牲栅极结构，蚀刻未被牺牲栅极结构覆盖的鳍结构的源极/漏极区域，从而形成源极/漏极间隔，通过源极/漏极间隔横向蚀刻第一半导体层，以及在源极/漏极间隔中形成源极/漏极外延层。由介电材料制成的内部间隔件形成在每个蚀刻的第一半导体层的端部上，并且至少一个间隔件沿着器件的垂直方向具有宽度变化。第一半导体层中的至少一个具有与第一半导体层中的另一个不同的组分。本发明的实施例还涉及半导体器件。
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公开(公告)号：CN110957362A
公开(公告)日：2020-04-03
申请号：CN201910451973.X
申请日：2019-05-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 提供了FinFET器件及其形成方法。该方法包括：在衬底上形成半导体条。在衬底上和相邻的半导体条之间形成隔离区。对隔离区执行第一凹进工艺以暴露半导体条的第一部分。再成形半导体条的第一部分以形成半导体条的再成形的第一部分。对隔离区执行第二凹进工艺，以暴露位于半导体条的再成形的第一部分下方的半导体条的第二部分。再成形半导体条的第二部分以形成半导体条的再成形的第二部分。半导体条的再成形的第一部分和半导体条的再成形的第二部分形成鳍。鳍远离隔离区的最顶部表面延伸。
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