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公开(公告)号：CN110442889A
公开(公告)日：2019-11-12
申请号：CN201810414241.9
申请日：2018-05-03
Applicant: 北京大学
Abstract: 本发明公开了一种基于PUF(物理不可克隆函数)和模糊处理的电路可信性设计方法。具体是在芯片设计过程中给原始电路添加额外的电路结构，使其具有防复制和抗木马攻击的能力。本发明涉及的额外添加的电路结构主要包括两个部分：第一部分是由FSM(有限状态机)和若干个PIU(Probability-Improving-Unit，即概率改善单元)组成的模糊电路；第二部分是由PUF和FSM组成的抗复制电路。通过共用一个FSM结构，本发明以较低的电路开销有效地解决了芯片生产过程中存在的非法复制、过量生产以及木马攻击等问题，是一种有效的电路可信性设计方法。
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公开(公告)号：CN110414277A
公开(公告)日：2019-11-05
申请号：CN201810389087.4
申请日：2018-04-27
Applicant: 北京大学
IPC: G06F21/76
Abstract: 本发明涉及一种基于多特征参数的门级硬件木马检测方法，该方法主要包含两个部分：特征参数提取和数据处理。具体指在检测过程中提取门级网表的跳变概率、相关性、可控制性与可观察性这些特征参数，跳变概率反映电路节点的活跃程度，相关性反映节点之间的关联程度，可控制性与可观察性表明对节点控制与观察的难易程度。然后，根据不同参数特性设计不同的算法对正常节点和木马节点进行区分。该方法可提高门级网表硬件木马检测效果，通过多个特征参数反映电路中所有节点的情况，降低了在芯片设计阶段设计公司使用第三方提供的IP核引入恶意修改电路的硬件木马的可能性，因此能够普遍应用于门级硬件木马检测，具有较强的实用性。
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公开(公告)号：CN109802680A
公开(公告)日：2019-05-24
申请号：CN201811548958.9
申请日：2018-12-18
Applicant: 北京大学(天津滨海)新一代信息技术研究院
IPC: H03M1/46
Abstract: 本发明公开一种基于分数基准的电容阵列及模数转换器，基于分数基准的电容阵列包括参考电压缓冲器、第一信号输入端、第二信号输入端、第一电容阵列和第二电容阵列；第一电容阵列中所有电容的上极板分别与第一信号输入端及比较器的同相输入端连接；第二电容阵列中所有电容的上极板分别与第二信号输入端及比较器的反相输入端连接；参考电压缓冲器分别与第一电容阵列中所有电容的下极板及第二电容阵列中所有电容的下极板连接，为第一电容阵列及第二电容阵列提供第一基准电压及第二基准电压。本发明采用上极板采集信号，所有电容的下极板都连接到第一基准电压或第二基准电压，不需要引入额外的分数参考电压，参考电压缓冲器的设计难度低，结构简单。
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公开(公告)号：CN109462398A
公开(公告)日：2019-03-12
申请号：CN201811288118.3
申请日：2018-10-31
Applicant: 北京大学(天津滨海)新一代信息技术研究院
Abstract: 本发明涉及参考电压设计领域，特别涉及了一种基于动态补偿的低功耗参考电压电路系统，包括：参考电压源电路、参考电压补偿电路以及负载电路，所述参考电压补偿电路与所述负载电路选择性地接入到所述参考电压电路的同一参考电压端，当所述负载电路从参考电压端获取正向电流时，所述参考电压补偿电路为所述参考电压端提供补偿电流，用以补偿所述参考电压端的电压下降。本发明的优点在于：1)基于动态补偿的参考电压缓冲器电路设计，利用电荷分享的原理，可以大大降低功耗和模数转换系统的面积，并间接提升模数转换器的转换速度；2)具有相应的动态调节电荷补偿的逻辑信号生成电路，用于实现快速的检测与响应。
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公开(公告)号：CN104954044A
公开(公告)日：2015-09-30
申请号：CN201410122885.2
申请日：2014-03-28
Applicant: 北京大学
IPC: H04B3/46
Abstract: 本发明公开了一种基于BIST(内建自测试)的高速串行IO接口抖动容限测试方法和电路。该电路主要由CDR电路模块、抖动注入模块和误码检测模组成。在高速串行IO接口接收端的CDR电路中加入抖动注入模块和误码检测模块，可实现接收端抖动容限的自测试，其中抖动注入模块包含Jitter Memory、相位内插器PI和PRBS(伪随机二进制序列)电路，用于产生包含抖动信息的测试序列；误码检测模块包括序列检测器(PRBS Checker)、XOR门和误码计数器(Error Detection)，用于检测误码并得到误码数。本发明基于BIST对接收端抖动容限进行自测试，可实现不同类型的抖动注入，如RJ(随机抖动)、PJ(周期抖动)、DCD(占空比失真)等，BIST电路实现简单，有效地缩短测试时间和降低测试成本，可应用于各种类型的高速串行IO接口电路，具有较强的实用性。
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Patent Agency Ranking
公开(公告)号：CN104101828A
公开(公告)日：2014-10-15
申请号：CN201310120093.7
申请日：2013-04-08
Applicant: 北京大学
IPC: G01R31/3185
Abstract: 本发明涉及集成电路技术的可测试性设计领域。公开了一种基于激活概率分析的抗硬件木马电路设计方法，主要包括两个部分：第一部分是概率模糊单元的电路设计；第二部分是概率模糊单元的插入算法。针对硬件木马隐蔽性强和危害性大的特点，本发明通过对电路节点激活概率的分析，选取合适的节点插入概率模糊单元电路，使攻击者不能正确判断电路内部节点的信号跳变概率，而只能基于概率模糊后的电路插入硬件木马。相比现有技术，本发明可以增强设计电路对硬件木马的抵抗能力，使植入的硬件木马将不能达到攻击者设计的特定目的，并且很容易在测试阶段被检测出来。
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公开(公告)号：CN101464494A
公开(公告)日：2009-06-24
申请号：CN200910077072.5
申请日：2009-01-19
Applicant: 北京大学
IPC: G01R31/317 , G01R31/3185
Abstract: 本发明涉及一种现场可编程门阵列器件中使用的互连线测试电路，包括：偶数个向量生成和响应分析器，所述偶数个向量生成和响应分析器中的各个所述向量生成和响应分析器包括一个n输入n输出的逻辑组合电路和一组n位寄存器，其中，n取自然数；且每两个向量生成和响应分析器由方向相反、位宽为n的互连线连接并组成内建自测试电路，本发明的内建自测试电路在寄存器数量不变时，能够实现位宽更大的两组反方向互连线的同时测试，并能够缩短FPGA器件的测试时间，且降低FPGA器件的测试成本。
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公开(公告)号：CN119067873A
公开(公告)日：2024-12-03
申请号：CN202310667087.7
申请日：2023-05-31
Applicant: 北京大学
IPC: G06T5/70 , G06T5/10 , G06T5/20 , G06T5/30 , G06T7/13 , G06T7/136 , G06T7/155 , G06V10/762 , G06V10/74 , G06T1/20 , G06F7/533 , G06F7/53 , G06F7/508
Abstract: 本发明公开了一种软硬件综合优化的BM3D图像去噪算法和硬件设计方法。软件上提出一种改进的Canny算子边缘检测方法，采用形态滤波使亮暗更加明显，双值滤波中使用最小类内方差和最大类间方差确定单阈值，确认边缘信息；采用SFCM算法对图片平坦区域进行类划分加速算法；硬件设计中对延时和边缘区域进行优化设计，提出并行计算的硬件结构加快速度，在三维变换和硬阈值滤波处插入流水线，复用资源，提出一种基于booth算法和华莱士树结构的低功耗乘法器设计。对BM3D原算法进行算法优化、硬件设计、优化输出图像效果，减少运行时间和耗费资源。整个流程高效、可移植性强，打破了传统BM3D算法因资源和耗时无法应用的瓶颈。
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公开(公告)号：CN110601811B
公开(公告)日：2022-10-21
申请号：CN201910865388.4
申请日：2019-09-12
Applicant: 北京大学软件与微电子学院
IPC: H04L9/00
Abstract: 本发明涉及一种在DFT中使用的安全性的测试模式译码电路。其包括：15位二进制计数器；基于计数器的模式解码器，所述基于计数器的模式解码器连接到所述15位二进制计数器，所述基于计数器的模式解码器根据所述15位二进制计数器输出的计数，输出代表相应模式的信号；安全重置生成器，所述安全重置生成器连接到所述15位二进制计数器，所述安全重置生成器输出代表相应状态的信号；所述测试模式译码电路还包括用于进行存储器修复的强制复位电路、FF和SRAM。本发明解决了传统的组合逻辑译码器容易导致电路的误触发或者第三方的攻击行为的问题，使得芯片的安全性能得到提高。
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公开(公告)号：CN115001691A
公开(公告)日：2022-09-02
申请号：CN202210230802.6
申请日：2022-03-08
Applicant: 北京大学
IPC: H04L9/30
Abstract: 本发明公开了一种素数域下点乘运算的硬件快速实现方法，包括点乘控制模块、密钥k扫描模块、点初始化模块、点加倍点模块和Z坐标恢复与坐标转换模块。本发明采用雅克比坐标系下Z坐标共轭的蒙哥马利点乘算法，通过点初始化模块产生Z坐标共轭的两点作为Z坐标共轭的点加倍点的迭代输入，点加倍点模块在循环迭代时只计算出点加和倍点结果的X和Y坐标且Z坐标始终共轭，并且迭代过程中不调用素数域内最耗时的模逆运算，只调用模乘和模加减运算，通过Z坐标恢复与坐标转换模块得到仿射坐标系下的点乘结果。本发明点初始化模块和倍加倍点模块中间变量数据相关性小，适合两路模乘单元并行实现，可以进一步提高素数域下点乘运算的性能。
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