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公开(公告)号：CN104101828B
公开(公告)日：2017-10-03
申请号：CN201310120093.7
申请日：2013-04-08
Applicant: 北京大学
IPC: G01R31/3185
Abstract: 本发明涉及集成电路技术的可测试性设计领域。公开了一种基于激活概率分析的抗硬件木马电路设计方法，主要包括两个部分：第一部分是概率模糊单元的电路设计；第二部分是概率模糊单元的插入算法。针对硬件木马隐蔽性强和危害性大的特点，本发明通过对电路节点激活概率的分析，选取合适的节点插入概率模糊单元电路，使攻击者不能正确判断电路内部节点的信号跳变概率，而只能基于概率模糊后的电路插入硬件木马。相比现有技术，本发明可以增强设计电路对硬件木马的抵抗能力，使植入的硬件木马将不能达到攻击者设计的特定目的，并且很容易在测试阶段被检测出来。
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公开(公告)号：CN104101828A
公开(公告)日：2014-10-15
申请号：CN201310120093.7
申请日：2013-04-08
Applicant: 北京大学
IPC: G01R31/3185
Abstract: 本发明涉及集成电路技术的可测试性设计领域。公开了一种基于激活概率分析的抗硬件木马电路设计方法，主要包括两个部分：第一部分是概率模糊单元的电路设计；第二部分是概率模糊单元的插入算法。针对硬件木马隐蔽性强和危害性大的特点，本发明通过对电路节点激活概率的分析，选取合适的节点插入概率模糊单元电路，使攻击者不能正确判断电路内部节点的信号跳变概率，而只能基于概率模糊后的电路插入硬件木马。相比现有技术，本发明可以增强设计电路对硬件木马的抵抗能力，使植入的硬件木马将不能达到攻击者设计的特定目的，并且很容易在测试阶段被检测出来。
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