公开(公告)号：CN110601811B

公开(公告)日：2022-10-21

申请号：CN201910865388.4

申请日：2019-09-12

Applicant: 北京大学软件与微电子学院

Inventor： 何立柱 ,  冯建华

IPC: H04L9/00

Abstract: 本发明涉及一种在DFT中使用的安全性的测试模式译码电路。其包括：15位二进制计数器；基于计数器的模式解码器，所述基于计数器的模式解码器连接到所述15位二进制计数器，所述基于计数器的模式解码器根据所述15位二进制计数器输出的计数，输出代表相应模式的信号；安全重置生成器，所述安全重置生成器连接到所述15位二进制计数器，所述安全重置生成器输出代表相应状态的信号；所述测试模式译码电路还包括用于进行存储器修复的强制复位电路、FF和SRAM。本发明解决了传统的组合逻辑译码器容易导致电路的误触发或者第三方的攻击行为的问题，使得芯片的安全性能得到提高。

公开(公告)号：CN110601811A

公开(公告)日：2019-12-20

申请号：CN201910865388.4

申请日：2019-09-12

Applicant: 北京大学软件与微电子学院

Inventor： 何立柱 ,  冯建华

IPC: H04L9/00

Abstract: 本发明涉及一种在DFT中使用的安全性的测试模式译码电路。其包括：15位二进制计数器；基于计数器的模式解码器，所述基于计数器的模式解码器连接到所述15位二进制计数器，所述基于计数器的模式解码器根据所述15位二进制计数器输出的计数，输出代表相应模式的信号；安全重置生成器，所述安全重置生成器连接到所述15位二进制计数器，所述安全重置生成器输出代表相应状态的信号；所述测试模式译码电路还包括用于进行存储器修复的强制复位电路、FF和SRAM。本发明解决了传统的组合逻辑译码器容易导致电路的误触发或者第三方的攻击行为的问题，使得芯片的安全性能得到提高。