公开(公告)号：CN106066970A

公开(公告)日：2016-11-02

申请号：CN201610352610.7

申请日：2016-05-26

Applicant: 北京中电华大电子设计有限责任公司

Inventor： 陈波涛 ,  范长永 ,  关红波 ,  蒙卡娜 ,  于敦山

IPC: G06F21/76 ,  G06F1/32

CPC classification number: G06F21/76 ,  G06F1/3243

Abstract: 本发明提出一种低漏电双CPU核安全芯片架构，该架构可以实现安全物理隔离和静态功耗的最小化。该架构采用了两个CPU子系统，一个CPU为低性能低功耗低逻辑门数，用于处理通讯接口等非安全应用；另外一个CPU为高性能高安全CPU，用于提供高复杂度高性能的密码计算及敏感信息处理等高安全应用。高性能CPU系统逻辑复杂度较高，其电源在芯片进入Standby状态时被门控关断以降低芯片整体漏电功耗。

公开(公告)号：CN102111127A

公开(公告)日：2011-06-29

申请号：CN200910243494.5

申请日：2009-12-23

Applicant: 北京中电华大电子设计有限责任公司

Inventor： 卢锋 ,  赵贵勇 ,  关红波 ,  刘华茂

IPC: H03K3/03 ,  H03K5/13

Abstract: 本发明涉及芯片的可靠性领域，是一种芯片上电过程信号计数延迟的方法。该方法通过改进传统的芯片上电时延迟计数电路，增强了电路计数延迟时间的可靠性。本发明的具体实施是在芯片上电过程中对一些信号利用计数器进行延迟时，在延迟计数器的计数数值中，抽取一些计数的标记，只有当这些抽取的标记数值都被计数器计过之后，计数器才停止计数，计数器停止后产生延迟之后的信号。采用本发明的方法可以增强芯片在非正常上电时延迟计数器的计数数值的保证，能显著提高芯片非正常上电时的可靠性。

公开(公告)号：CN101202628B

公开(公告)日：2010-10-20

申请号：CN200610164970.0

申请日：2006-12-11

Applicant: 北京中电华大电子设计有限责任公司

Inventor： 关红波 ,  陈立志 ,  胡晓波 ,  余秋芳 ,  陈学振 ,  田勇

IPC: H04L9/32

Abstract: 本发明提供了分组哈希协处理器的一种实现方法，它属于信息安全密码领域，可实现数据加解密运算及参与签名验证，用该方法实现的分组哈希协处理器支持分组密码体制和HASH运算，支持高低速数据接口和流水线结构，可实现单分组、单哈希、先分组后哈希以及同时分组哈希等功能，具有很强的实用性。实现该功能的硬件部件包括：分组运算单元、哈希运算单元、低速数据接口读写控制单元、高速数据接口处理单元(由输入FIFO1和输出FIFO2组成)、协处理器核心控制单元以及一个双口RAM、内部FIFO3、命令寄存器、块数寄存器、参数寄存器、分组输入缓冲寄存器Inda和分组输出缓冲寄存器Outda等。