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公开(公告)号：CN111725205A
公开(公告)日：2020-09-29
申请号：CN201910650593.9
申请日：2019-07-18
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02
Abstract: 本发明涉及一种对角线型双向SCR结构的ESD保护器件，包括N阱和P阱，所述N阱和所述P阱相邻设置；通过所述第二P+注入区和所述第二N+注入区构成T1端口，以及所述第一P+注入区和所述第一N+注入区构成T2端口，所述第二P+注入区、所述N阱、所述P阱和所述第一N+注入区形成SCR1通路，所述第一P+注入区、所述N阱、所述P阱和所述第二N+注入区形成SCR2通路；所述SCR1和所述SCR2通路呈对角线型结构，为芯片在各个方向的脉冲均提供了保护，实现了单器件对于输入/输出端口的双向保护，减少了完整ESD保护电路所需的器件数，版图面积大大缩减，降低了相应的寄生效应，另外，对于输出信号幅度高于电源电压或低于地线电压的电路，由于存在反偏PN结，亦不会出现漏电。
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公开(公告)号：CN111403380A
公开(公告)日：2020-07-10
申请号：CN201910773021.X
申请日：2019-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02
Abstract: 本申请提供一种静电保护结构，包括：埋氧层、电阻和设置于埋氧层上的场效应晶体管和二极管组件，其中，场效应晶体管包括第一注入区、第一阱区、第二注入区、第二阱区和第三注入区，第一阱区与第二阱区均为低压阱区；第一阱区与第二阱区远离埋氧层的一面均设有绝缘层，第一阱区的绝缘层与第二阱区的绝缘层跨接引出栅极端，栅极端为高压栅极端；第一注入区与第三注入区跨接引出源极端，源极端接地；第二注入区引出漏极端；电阻的第一端与栅极端连接，电阻的第二端接地，二极管组件与场效应晶体管连接。基于本申请实施例，通过在场效应晶体管的栅极串接电阻，与漏极-栅极间寄生的耦合电容形成电容耦合效应，提高场效应晶体管的导通均匀性。
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公开(公告)号：CN111403379A
公开(公告)日：2020-07-10
申请号：CN201910722077.2
申请日：2019-08-06
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02
Abstract: 本发明公开了一种基于SOI工艺的静电放电保护结构，包括SOI衬底以及位于SOI衬底上的ESD保护器件；ESD保护器件包括第一导电区域、第二导电区域和第三导电区域，第一导电区域、第二导电区域和第三导电区域位于同一平面上，第三导电区域分别与第一导电区域和第二导电区域接触；第一导电区域上形成有第一电极，第二导电区域上形成有第二电极，第三导电区域的上方设有用于硅化物阻挡层，硅化物阻挡层将第一电极与第二电极隔离。本发明通过硅化物阻挡层将第一电极与第二电极隔离开，在发生ESD冲击时，寄生三极管导通，泄放ESD电流，对被保护电路起到保护作用。本发明的静电放电保护结构使得ESD电流流向更深区域，能够有效地提升器件的静电放电保护能力。
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公开(公告)号：CN110783310A
公开(公告)日：2020-02-11
申请号：CN201911012066.1
申请日：2019-10-23
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L23/538 , H01L27/18 , H01L21/768 , H01L27/02
Abstract: 本发明提供一种半导体电路与超导电路单片集成的复合芯片，用于与一外围系统相连，包括自下而上依次堆叠的衬底、半导体电路、隔离层和超导电路，超导电路和所述半导体电路的外露的部分上均覆盖有一钝化层，所述半导体电路和所述超导电路之间通过片内互连节点相连。本发明的半导体电路与超导电路复合芯片实现了半导体电路与超导电路的单片集成，可以兼具半导体集成电路的高密度大容量和超导集成电路的高速低能耗的优点，并提升了超导电路和半导体电路协同工作的稳定性及可靠性。
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公开(公告)号：CN110401444A
公开(公告)日：2019-11-01
申请号：CN201910558207.3
申请日：2019-06-25
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种异步时钟ADC电路的亚稳态的检测消除电路，包括：异步时钟生成电路，用于根据所述异步时钟ADC电路的比较器的输出和反向输出生成一异步时钟信号，作为所述异步时钟ADC电路的比较器的时钟信号输入至所述异步时钟ADC电路的比较器的时钟信号输入端；亚稳态标志信号生成电路，输出端连接至所述异步时钟生成电路，用于向所述异步时钟生成电路输出由所述异步时钟信号确定的亚稳态标志信号，使在所述异步时钟信号异常时，输出至所述异步时钟生成电路的亚稳态标志信号使得所述异步时钟生成电路输出的时钟信号恒为零，比较器复位。
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Patent Agency Ranking
公开(公告)号：CN110401443A
公开(公告)日：2019-11-01
申请号：CN201910558206.9
申请日：2019-06-25
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种同步时钟ADC电路的亚稳态的检测消除电路，包括：亚稳态标志信号生成电路，用于连接至所述同步时钟ADC电路的比较器的输出端，根据所述比较器的输出和反向输出生成亚稳态标志信号，以控制同步时钟信号的生成，所述同步时钟信号用于供给所述比较器，给所述比较器提供比较时钟；同步时钟信号生成电路，连接至所述亚稳态标志信号生成电路的输出端，用于根据所述亚稳态标志信号生成同步时钟信号，所述同步时钟信号生成电路还连接至所述比较器，将生成的同步时钟信号供给所述比较器，且所述比较器处于亚稳态时，所述同步时钟信号为低电平。
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公开(公告)号：CN109390283A
公开(公告)日：2019-02-26
申请号：CN201811067650.2
申请日：2018-09-13
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/82 , H01L21/822
Abstract: 本发明涉及一种CMOS电路与超导SFQ电路的单片集成方法，其包括：步骤S1，进行CMOS集成电路流片，并沉积第一SiO2钝化层；步骤S2，对所述第一SiO2钝化层进行抛光；步骤S3，进行超导SFQ集成电路流片；步骤S4，制作用于将CMOS集成电路与超导SFQ集成电路互连的接触孔；步骤S5，将所述CMOS集成电路与超导SFQ集成电路互连；步骤S6，在所述步骤S5中所述CMOS集成电路与超导SFQ集成电路互连的部位制作焊盘；步骤S7，对所述第五晶圆进行划片封装。本发明实现CMOS集成电路工艺与超导SFQ集成电路工艺之间的无缝拼接，提高了成品芯片的综合性能，同时也节约了液氦低温环境下复杂的高频互联导致的高昂成本，降低了衬底成本和封装成本。
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公开(公告)号：CN108122904A
公开(公告)日：2018-06-05
申请号：CN201711223054.4
申请日：2017-11-29
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种ESD保护结构，包括：第一NMOS管，其栅极接一低压电源端；第二NMOS管，其栅极和源极接地，漏极接所述第一NMOS管的源极；以及至少一个二极管，串联在一高压输入端与所述第一NMOS管的漏极之间。本发明通过将现有单个NMOS改成串联NMOS，同时集成二极管，从而对于高压PAD可以得到和普通低压NMOS相近的ESD保护性能，大大提高了其ESD保护能力，同时低压NMOS的栅极又不会因为一直工作在高压下而发生失效。
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公开(公告)号：CN108063133A
公开(公告)日：2018-05-22
申请号：CN201711194469.3
申请日：2017-11-24
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02 , H01L29/423
Abstract: 本发明提供一种基于SOI工艺的静电保护器件及其构成的静电保护电路，该器件为多指并联的GGNMOS，其包括埋氧层、P阱区、源极、漏极和栅极，还包括P+接触区和伪栅极，其中，所述P+接触区设置在所述源极的远离所述漏极的一侧，且所述P+接触区与所述源极之间通过P阱区隔开；所述伪栅极覆盖在所述P+接触区与所述源极之间的P阱区上。本发明能提高反向ESD保护能力。
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