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公开(公告)号：CN102075179B
公开(公告)日：2012-08-22
申请号：CN201010622695.9
申请日：2010-12-31
Applicant: 东南大学
IPC: H03K19/0948
Abstract: 一种亚阈值锁存器，采用主、从锁存器结构，设有两个输入端，分别为数据输入端D和时钟输入端clk，还设有一个输出端Q，主锁存器由反相器I1、I2、I3和CMOS传输门T1、T2组成，从锁存器由反相器I4、I5、I6和CMOS传输门T3、T4组成，时钟输入端clk一路连接反相器I7后分别输入主、从锁存器，一路直接输入主、从锁存器；主、从锁存器中的反馈回路中设有传输门，从而使得本发明可以有效工作在亚阈值条件下。本发明具有较好的抗干扰能力，亚阈值锁存器功耗更低。
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公开(公告)号：CN102522115A
公开(公告)日：2012-06-27
申请号：CN201110445966.2
申请日：2011-12-28
Applicant: 东南大学
IPC: G11C11/413
CPC classification number: G11C11/419 , G11C11/412 , G11C11/417 , H01L27/1104
Abstract: 本发明公开一种提高亚阈值SRAM存储单元工艺鲁棒性的电路，该电路作为亚阈值SRAM存储单元的辅助电路，将该电路的输出连接到亚阈值SRAM存储单元内PMOS管及自身电路中PMOS管的衬底。该电路包括SRAM存储单元内PMOS管阈值电压检测电路及差分输入单端输出放大器，通过检测工艺波动引起的PMOS管与NMOS管阈值电压波动，自适应改变亚阈值SRAM存储单元内PMOS管及自身电路中PMOS管的衬底电压进而调节其阈值电压，使得PMOS的阈值电压与NMOS的阈值电压相匹配。提高了亚阈值SRAM存储单元的噪声容限，有效地提高了亚阈值SRAM存储单元的工艺鲁棒性。
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公开(公告)号：CN101714405B
公开(公告)日：2012-06-27
申请号：CN200910213433.4
申请日：2009-11-06
Applicant: 东南大学
IPC: G11C11/40
Abstract: 一种限漏流的高鲁棒亚阈值存储单元电路，设有包括两个PMOS管P1及P2，十个NMOS管N1～N10，共12个晶体管，其中，P1、N3、N5和P2、N4、N6分别构成第一、第二两个反相器，两个反相器交叉耦合连接，关断管N1、N2用来连接两个反相器到电源的通路，反馈管N7、N8根据输入信号自动调节两个反相器的翻转阈值电压；N9和N10是存储单元的匹配晶体管，N9的源、漏端中任一端连接第一反相器的输出端，其另一端连接位线；NMOS管N10的源、漏端中任一端连接第二反相器的输出端，其另一端连接位线的非；N9、N10的栅端分别连接字线。
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公开(公告)号：CN102034534A
公开(公告)日：2011-04-27
申请号：CN201010622693.X
申请日：2010-12-31
Applicant: 东南大学
IPC: G11C11/414
Abstract: 一种亚阈值存储阵列电路，亚阈值区域内两根位线之间串联多个存储单元，在两根位线之间还按顺序依次并联增强电路、预充/平衡电路、写使能电路以及灵敏放大器电路，所述灵敏放大器电路为可写回的灵敏放大器，所述增强电路采用伪电流镜补偿电路作为漏电流补偿电路。本发明克服现有技术之缺陷，提供了一种高密度、高鲁棒性的亚阈值存储单元位线电流补偿及读写增强电路，平衡存储单元的各项指标，达到系统性能最优。
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公开(公告)号：CN101714405A
公开(公告)日：2010-05-26
申请号：CN200910213433.4
申请日：2009-11-06
Applicant: 东南大学
IPC: G11C11/40
Abstract: 一种限漏流的高鲁棒亚阈值存储单元电路，设有包括两个PMOS管P1及P2，十个NMOS管N1～N10，共12个晶体管，其中，P1、N3、N5和P2、N4、N6分别构成第一、第二两个反相器，两个反相器交叉耦合连接，关断管N1、N2用来连接两个反相器到电源的通路，反馈管N7、N8根据输入信号自动调节两个反相器的翻转阈值电压；N9和N10是存储单元的匹配晶体管，N9的源、漏端中任一端连接第一反相器的输出端，其另一端连接位线；NMOS管N10的源、漏端中任一端连接第二反相器的输出端，其另一端连接位线非；N9、N10的栅端分别连接字线。
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公开(公告)号：CN101714401A
公开(公告)日：2010-05-26
申请号：CN200910213431.5
申请日：2009-11-06
Applicant: 东南大学
IPC: G11C7/12
Abstract: 一种用以增强存储单元阵列容量和密度的亚阈值敏感放大电路，设有五个PMOS管P1～P5及六个NMOS管N1～N6，PMOS管P1源端接电源，漏端与P4、P5的源端相连，PMOS管P2源端接电源，漏端与P4的栅端、NMOS管N1的漏端连接于位线BL，PMOS管P3源端接电源，漏端与P5的栅端、NMOS管N2的漏端连接于位线非NBL，NMOS管N3的栅端、N4的栅端与P1的栅端连接于敏感放大器使能信号pre，NMOS管N3的源端、N4的源端与地连接，NMOS管N1的源端及N2的源端与地连接，NMOS管N5的源端及N6的源端与地连接，PMOS管P2栅端、P4的漏端、与NMOS管N3的漏端、N1的栅端、N5的漏端、N6的栅端连接，PMOS管P3栅端、P5的漏端、与NMOS管N4的漏端、N2的栅端、N5的栅端、N6的漏端连接。
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公开(公告)号：CN101625891A
公开(公告)日：2010-01-13
申请号：CN200910183605.8
申请日：2009-08-12
Applicant: 东南大学
IPC: G11C11/40
Abstract: 一种高密度、高鲁棒性的亚阈值存储单元电路，设有两个PMOS管P1、P2及五个NMOS管N1～N5，两个PMOS管及NMOS管N3、N4、N5的各体端均与本晶体管的栅端连接；NMOS管N1、N2的体端接地；NMOS管N1与PMOS管P1和NMOS管N2与PMOS管P2分别组成两个反相器，两个反相器之间通过关断NMOS管N5将两个反相器连接成交叉耦合，N1、P1反相器的输出端直接连接到N2、P2反相器的输入端，N2、P2反相器的输出端经由关断NMOS管N5连接到N1与P1反相器的输入端；NMOS管N3连接N1、P1反相器的与写位线，NMOS管N4连接N2、P2反相器的与写位线的非和读字线。
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公开(公告)号：CN103077741A
公开(公告)日：2013-05-01
申请号：CN201210590336.9
申请日：2012-12-31
Applicant: 东南大学
IPC: G11C11/413
Abstract: 一种低电压工作的SRAM的存储单元电路，采用单端读写的双端口结构，由2个PMOS管MP1、MP2和6个NMOS管MN1～MN6组成，设有两个控端口cont和Colum。本发明的存储单元电路在保证读写正确的情况下，能够在近亚阈值的低电压下工作，从而降低了功耗；与传统的单端读写的存储单元电路相比，本发明的8T的存储单元电路能够采用CMUX结构，从而降低了整个SRAM的功耗。
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公开(公告)号：CN102946246A
公开(公告)日：2013-02-27
申请号：CN201210457391.0
申请日：2012-11-14
Applicant: 东南大学
IPC: H03K19/0185
Abstract: 一种用于提高电压驱动能力的缓冲器，所述缓冲器设有4个NMOS管：MN1、MN2、MN3和MN4，三个PMOS管：MP1、MP2和MP3，以及一个电阻R。本发明缓冲器中，差分放大器和输出形成负反馈，使输出电压的变化随环境的变化很小；缓冲器中的电流源用NMOS管，即MN1、MN4代替以往的PMOS管，很好的降低了缓冲器的电流，降低了整个模块的功耗；输出采用电阻R，使缓冲器的输入电平保持在较低水平；本发明结构简单，驱动能力强，同时保证输出电压的稳定性。
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公开(公告)号：CN102034534B
公开(公告)日：2012-12-19
申请号：CN201010622693.X
申请日：2010-12-31
Applicant: 东南大学
IPC: G11C11/414
Abstract: 一种亚阈值存储阵列电路，亚阈值区域内两根位线之间串联多个存储单元，在两根位线之间还按顺序依次并联增强电路、预充/平衡电路、写使能电路以及灵敏放大器电路，所述灵敏放大器电路为可写回的灵敏放大器，所述增强电路采用伪电流镜补偿电路作为漏电流补偿电路。本发明克服现有技术之缺陷，提供了一种高密度、高鲁棒性的亚阈值存储单元位线电流补偿及读写增强电路，平衡存储单元的各项指标，达到系统性能最优。
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