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公开(公告)号：CN113312023B
公开(公告)日：2022-03-18
申请号：CN202110728989.8
申请日：2021-06-29
Applicant: 上海交通大学
Abstract: 本发明提供了一种光电混合乘法器，包括：部分积产生模块对输入的乘数进行乘积运算，并输出乘积运算结果；光脉冲产生模块产生光脉冲；列累加模块接收乘积运算结果，作为控制信号，同时接收光脉冲，根据控制信号决定是否对光脉冲进行延时，并输出光脉冲；进位累加模块接收列累加模块输出的光脉冲，根据进位信号决定是否对光脉冲进行延时以及决定延时时间，并输出光脉冲；光电转换模块接收进位累加模块输出的光脉冲，并将其转换为相应的电脉冲信号；进位产生模块接收电脉冲信号，根据电脉冲信号到达的时间判断光脉冲延时的个数以得到累加运算的结果，并产生进位信号。本发明采用光器件和电器件混合进行乘法计算，以提高乘法器的性能并降低功耗。
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公开(公告)号：CN114153562A
公开(公告)日：2022-03-08
申请号：CN202111440847.8
申请日：2021-11-30
Applicant: 上海交通大学
IPC: G06F9/455
Abstract: 本发明公开了基于事件驱动的可重构空间阵列的仿真建模平台及方法，涉及空间阵列的快速、精确仿真领域领域，所述平台包括：以事件驱动为引擎；通过模块设计与通信接口实现的解耦，将所述仿真建模平台搭建成为模块的组合方式实现，通过参数化、桩替代实现不同的模块不同硬件参数的快速迭代，同时测试不同硬件通信机制的性能表现。本发明通过构建可扩展的事件驱动仿真框架，来解决架构探索中模拟平台与设计耦合度高，修改复杂的问题；与传统异构阵列模拟器相比，在相同应用架构下，应用事件驱动下模块化的仿真平台进行模拟仿真在debug模式下可以获得平均89％的仿真速度提升，在release模式下可以获得平均529％的仿真速度提升。
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公开(公告)号：CN113450863A
公开(公告)日：2021-09-28
申请号：CN202110776874.6
申请日：2021-07-09
Applicant: 上海交通大学
IPC: G11C29/00
Abstract: 本发明公开了一种对抗阻变对称存储器硬失效错误的方法，涉及基于新型材料的非易失存储器领域，其基于两种与数据存储方向无关的粒度，即最小的失效数据块粒度和RC块粒度，包括混合粒度重映射、失效字平移优化、重映射信息记录优化。混合粒度重映射和失效字平移优化数据恢复时的读次数被限制在最多两次，而借助重映射信息记录优化，存储空间的利用率被极大地提升。本发明可提高阻变对称存储器的使用寿命，增强存储器可靠性。
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公开(公告)号：CN111404658B
公开(公告)日：2021-07-16
申请号：CN202010224978.1
申请日：2020-03-26
Applicant: 上海交通大学
Abstract: 本发明提供了一种亚稳态校正方法，包括：求得第一时钟信号和第二时钟信号的第一相位差；判断所述第一相位差是否小于亚稳态窗口；如果小于亚稳态窗口并且连续两次小于亚稳态窗口情形之间的时间间隔小于临界值，延迟第二时钟信号使得所述第一时钟信号和所述第二时钟信号的第二相位差大于亚稳态窗口；延迟后的第二时钟信号连接同步器的输入端。在本发明提供的亚稳态校正方法中，在多时钟域和多电压域信号同步中，通过动态的改变输入同步器的时钟信号的相位，降低未来发生同步信号亚稳态的概率，提升电路的可靠性和性能。
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公开(公告)号：CN113055060A
公开(公告)日：2021-06-29
申请号：CN202110249669.4
申请日：2021-03-08
Applicant: 上海交通大学
IPC: H04B7/0413 , H04L12/771
Abstract: 本发明提供了一种面向大规模MIMO信号检测的粗粒度可重构架构系统，包括：计算阵列模块，包括多个计算基本单元，其中每一个计算基本单元均包括一个计算单元及其配置单元a；访存阵列模块，包括多个访存基本单元，其中每一个访存基本单元均包括一个访存单元及其配置单元b；互连网络模块，包括多个路由基本单元，其中每一个路由基本单元均包括一个路由单元及其配置单元c；访存单元设置于计算阵列模块的外围；不同计算单元之间以及计算单元与访存单元均通过路由单元进行数据传输；不同路由单元之间相互连接。本发明针对面积效率进行优化，提高架构的面积效率。
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Patent Agency Ranking
公开(公告)号：CN112463719A
公开(公告)日：2021-03-09
申请号：CN202011410089.0
申请日：2020-12-04
Applicant: 上海交通大学
IPC: G06F15/78
Abstract: 一种基于CGRA的存内处理系统，其特征在于，包括：中央处理器、主存、可重构阵列、全局指令寄存器，采用3D堆叠模式，每一个主存块对应一个逻辑层，所述逻辑层和存储芯片之间采用TSV技术进行直连；可重构阵列的处理单元被配置为存储单元或算术逻辑单元；存储单元用于与所述内存进行数据交换；算术逻辑单元用于根据寄存器数据、附近所述存储单元数据、配置信息进行计算。本发明的有益效果为：明显的性能优势，广泛的应用优势，在仿真平台下可以实现该架构的功能仿真，并应用到具体的数据密集型算法中，适配更多的算法应用，灵活性更高，可重构阵列全局指令存储器均采用非对称设计，大大提高了可重构阵列内部配置数据传输的效率。
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公开(公告)号：CN112306500A
公开(公告)日：2021-02-02
申请号：CN202011375400.2
申请日：2020-11-30
Applicant: 上海交通大学
IPC: G06F8/41
Abstract: 一种针对粗粒度可重构结构的降低多类访存冲突编译方法，在编译器后端面高度时，采用访存压力分摊方法进行处理，调整不同子DFG的启动时间，调度结果将会通过数组起始地址偏置分配方法处理，对一时间内所有的访存操作访问的不同数组起始地址进行调整，还包括冲突感知映射方法的处理，根据冲突矩阵和当前映射情况将不同操作映射至PE上，重排序和回溯算法确保了映射过程的正确性。本发明的有益效果为：有效降低多数组间的多存储体冲突，大幅度降低主存利用DMA传递数据至片上存储器的时间代价；避免访存冲突，带来CGRA上更高的应用加速比；编译器后端流程结构简单，算法复杂度低，编译速度快。
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公开(公告)号：CN110365327B
公开(公告)日：2020-11-13
申请号：CN201910646634.7
申请日：2019-07-17
Applicant: 上海交通大学
IPC: H03K19/0175 , H03K19/003
Abstract: 本发明提供一种差分时钟树电路，包括级联的第N‑1个高速缓冲器和第N个高速缓冲器，以及时序调节单元，所述时序调节单元用于调节所述第N‑1个高速缓冲器的时序，所述第N个高速缓冲器用于将调节时序后的第N‑1个高速缓冲器输出的衰减时钟信号恢复为正常的时钟信号，其中N为大于1的整数。本发明能够保证时钟同步、降低误码率，提高集成电路芯片之间的互联速率。
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公开(公告)号：CN109192239A
公开(公告)日：2019-01-11
申请号：CN201810829670.2
申请日：2018-07-25
Applicant: 上海交通大学
IPC: G11C29/56
Abstract: 本发明提供了一种SRAM存储器的片上测试电路和测试方法，建立和保持时间测量电路、访问时间测量电路、功能测试电路分别连接在控制电路与多路选择电路之间，多路选择电路连接SRAM存储器，控制电路控制多路选择电路；建立和保持时间测量电路和访问时间测量电路均包括数字时间转换器，数字时间转换器由可调延时链构成，可调延时链由延时单元构成，通过调整延时单元的数量来设置不同的延时。本发明将控制电路、建立和保持时间测量电路、访问时间测量电路、功能测试电路结合，同时实现测量SRAM的访问时间、建立时间、保持时间和存储功能，大大缩短了测试时间，并且提高了测量的精度。
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公开(公告)号：CN104867522B
公开(公告)日：2017-12-22
申请号：CN201510300151.3
申请日：2015-05-31
Applicant: 上海交通大学
IPC: G11C11/413
Abstract: 本发明公开了一种高速低功耗电荷泵SRAM及其实现方法，该电荷泵SRAM包括SRAM单元和电荷泵电路，所述电荷泵电路一端连接至所述SRAM单元的位线上，另一端连接至电源网络，所述电荷泵电路用于将所述SRAM单元的位线泄放电荷暂时存储在电容中，并将电容中存储的电荷通过电容串联升压的方式转移至电源网络,通过本发明，可以有效降低SRAM写操作的功耗，并使得SRAM的写操作时间比现有的电荷泵SRAM技术显著缩短。
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