公开(公告)号：CN114068695B

公开(公告)日：2024-07-30

申请号：CN202110836558.3

申请日：2021-07-23

Applicant: 三菱电机株式会社

Inventor： 原田健司 ,  大塚翔瑠 ,  大木博文

IPC: H01L29/739 ,  H01L29/861 ,  H01L29/06

Abstract: 本发明提供减少元件损坏的半导体装置。半导体装置包含半导体基板、晶体管区域、二极管区域、边界沟槽栅极以及载流子控制区域。边界沟槽栅极设置于晶体管区域与二极管区域之间的边界部。载流子控制区域被作为半导体基板的表层而设置于比位于边界沟槽栅极与沟槽栅极之间的源极层更靠近边界沟槽栅极处。该载流子控制区域所包含的第1导电型的杂质浓度比源极层所包含的第1导电型的杂质浓度高，或者，该载流子控制区域所包含的第2导电型的杂质浓度比源极层所包含的第2导电型的杂质浓度低。

公开(公告)号：CN116264250A

公开(公告)日：2023-06-16

申请号：CN202211583146.4

申请日：2022-12-09

Applicant: 三菱电机株式会社

Inventor： 田中香次 ,  西康一 ,  大塚翔瑠

IPC: H01L29/739 ,  H01L21/331

Abstract: 涉及半导体装置以及半导体装置的制造方法。抑制在注入用于形成缓冲层的杂质时由于异物等产生未注入区域。半导体装置具备在正面侧的第一主面(101)和背面侧的第二主面(102)之间具有第一导电型的漂移层(1)的半导体基板(100)、在半导体基板的第二主面侧的表层部形成的第二导电型的背面杂质层即集电极层(2)。在漂移层和集电极层之间设置与漂移层相比杂质浓度的峰值更高的第一导电型的第一缓冲层(31)、在第一缓冲层和集电极层之间形成的杂质浓度峰值比漂移层高的第二缓冲层(32)。在从第二主面算起的深度方向上的杂质浓度分布中，第二缓冲层的杂质浓度的峰部的尖度低于第一缓冲层的杂质浓度的峰部的尖度。

公开(公告)号：CN119653796A

公开(公告)日：2025-03-18

申请号：CN202410826681.0

申请日：2024-06-25

Applicant: 三菱电机株式会社

Inventor： 小西和也 ,  迫纮平 ,  川畑直之 ,  中村勇 ,  大塚翔瑠

IPC: H10D12/00 ,  H10D62/10

Abstract: 本发明的目的在于提供一种通过在半导体装置中降低沟槽端部的空穴密度来抑制电场的增加，并提高雪崩耐压的半导体装置。在位于半导体装置的外周区域(40)的沟槽(7)的延伸方向的外周部处，将下部电极(10)中的比上部电极(9)延伸到外侧的下部电极的延伸部(10a)以覆盖所述上部电极(9)的端部的方式，进一步延伸到所述半导体基板的上表面，使沟槽(7)的宽度在沟槽端部(7a)处最窄。

公开(公告)号：CN114300527A

公开(公告)日：2022-04-08

申请号：CN202111163574.7

申请日：2021-09-30

Applicant: 三菱电机株式会社

Inventor： 大塚翔瑠 ,  冈本隼人 ,  中村胜光 ,  田中香次 ,  西康一

IPC: H01L29/06 ,  H01L29/861 ,  H01L21/329

Abstract: 本发明涉及半导体装置及半导体装置的制造方法。提供即使在半导体基板内形成成为寿命抑制要素的晶体缺陷，电气特性也稳定的半导体装置。具有：第1半导体层(2)，其设置于第1主面(1a)与n‑型漂移层(1)之间；第1缓冲层(5)，其设置在第2主面(1b)与n‑型漂移层之间，具有氢致施主；第2半导体层(3)，其设置于第2主面(1b)与第1缓冲层(5)之间，第1缓冲层5具有从第2主面(1b)朝向第1主面(1a)侧而密度下降的间隙碳与间隙氧之间的复合缺陷。

公开(公告)号：CN114267725A

公开(公告)日：2022-04-01

申请号：CN202111105778.5

申请日：2021-09-22

Applicant: 三菱电机株式会社

Inventor： 曾根田真也 ,  原田健司 ,  大塚翔瑠

IPC: H01L29/08 ,  H01L29/417 ,  H01L27/06

Abstract: 本发明涉及半导体装置，其目的在于，在RC‑IGBT中确保动作区域，并且降低恢复损耗。在RC‑IGBT(100、101)的俯视观察时，边界区域(50)的单位面积中的n+型源极层(13)的占有比率比IGBT区域(10)的单位面积中的n+型源极层(13)的占有比率小，边界区域(50)的单位面积中的p+型接触层(14)的占有比率比IGBT区域(20)的单位面积中的p+型接触层(14)的占有比率小。

公开(公告)号：CN113451391A

公开(公告)日：2021-09-28

申请号：CN202110295192.3

申请日：2021-03-19

Applicant: 三菱电机株式会社

Inventor： 中谷贵洋 ,  新田哲也 ,  大塚翔瑠

IPC: H01L29/06 ,  H01L29/739 ,  H01L27/06

Abstract: 提供提高了恢复动作时的破坏耐量的半导体装置。本发明涉及的半导体装置(100)为相邻地设置有绝缘栅型双极晶体管区域(1)和二极管区域(2)的半导体装置，绝缘栅型双极晶体管区域(1)具有：第2导电型的基极层(9)，其设置于第1主面侧的表层；第1导电型的发射极层(8)，其选择性地设置于基极层(9)的第1主面侧的表层；栅极电极(7a)，其设置于半导体基板的第1主面侧，在沿第1主面的第1方向上并列配置多个，隔着栅极绝缘膜(6a)面向发射极层(8)、基极层(9)及漂移层(12)；以及第1导电型的载流子注入抑制层(10)，其选择性地设置于基极层(9)的第1主面侧的表层，在第1方向上被基极层(9)夹着。

公开(公告)号：CN113314603A

公开(公告)日：2021-08-27

申请号：CN202110194137.5

申请日：2021-02-20

Applicant: 三菱电机株式会社

Inventor： 曾根田真也 ,  原田健司 ,  大塚翔瑠

IPC: H01L29/423 ,  H01L29/739 ,  H01L27/06

Abstract: 本发明提供一种半导体装置。对电场在多个第1沟槽栅极和多个第2沟槽栅极各自的端部集中，在沟槽内设置的绝缘膜劣化进行抑制，该多个第1沟槽栅极与多个第2沟槽栅极在沟槽栅极的延伸方向上邻接且分别以不同的间距设置。具有：多个第1二极管沟槽栅极(21)，其沿第1主面从单元区域的一端侧向相对的单元区域的另一端侧延伸且以第1间距(W1)相互邻接设置；边界沟槽栅极(23)，其与第1二极管沟槽栅极(21)的端部(21c)连接且在与第1二极管沟槽栅极(21)的延伸方向交叉的方向上延伸；以及第2二极管沟槽栅极(22)，其具有与边界沟槽栅极(23)连接的端部(22c)，该第2二极管沟槽栅极向单元区域的另一端侧延伸。