-
公开(公告)号:CN109032489B
公开(公告)日:2022-07-01
申请号:CN201810788908.1
申请日:2014-01-06
Applicant: 三星电子株式会社
IPC: G06F3/04886 , G06F3/0489
Abstract: 提供一种显示装置。该显示装置包括:显示器,其被配置为显示用于接收字母输入的用户界面窗口;通信接口,其被配置为从控制设备接收用于输入字母的控制指令;以及控制器,其被配置为控制该显示器基于该控制设备是否包括用于输入字母的字母按键而在该用户界面窗口上选择性地显示用于输入字母的屏上键盘。
-
-
公开(公告)号:CN109471819A
公开(公告)日:2019-03-15
申请号:CN201811043687.1
申请日:2018-09-07
Applicant: 三星电子株式会社
IPC: G06F13/28
Abstract: 一种存储设备,包括第一存储器件、第二存储器件和控制器。所述第一存储器件和所述第二存储器件共享相同的通道,以与所述控制器通信。所述第一存储器件与所述控制器之间的通信和所述第二存储器件与所述控制器之间的通信是互斥的。当所述控制器在处理针对所述第一存储器件的直接存储器访问(DMA)操作时接收到针对所述第二存储器件的读取请求时,所述控制器暂停所述DMA操作,并向所述第二存储器件发送与所述读取请求相关联的读取命令。
-
公开(公告)号:CN103632729B
公开(公告)日:2018-05-29
申请号:CN201310375803.0
申请日:2013-08-26
Applicant: 三星电子株式会社
IPC: G11C29/24
Abstract: 在一个实施例中,存储器件包括存储单元阵列,所述存储单元阵列至少具有第一存储单元组、第二存储单元组和冗余存储单元组。第一存储单元组包括与第一数据线相关联的多个第一存储单元,第二存储单元组包括与第二数据线相关联的多个第二存储单元,冗余存储单元组包括与冗余数据线相关联的多个冗余存储单元。数据线选择电路配置为提供第一数据线、第二数据线和冗余数据线之一与输入/输出节点之间的数据路径。
-
公开(公告)号:CN101572118A
公开(公告)日:2009-11-04
申请号:CN200910137861.3
申请日:2009-04-29
Applicant: 三星电子株式会社
IPC: G11C11/4063 , G11C11/4076 , G11C11/409 , G11C11/4091 , G11C11/408
CPC classification number: G11C8/18 , G11C7/08 , G11C8/12 , G11C11/4076 , G11C11/4091
Abstract: 本发明提供了一种半导体存储器装置及其存取方法。示例实施例提供了一种半导体存储器装置,所述半导体存储器装置可以包括:单元阵列,设置为多个行和多个列;以及读出放大器,响应于与存取时间相对应的写命令和读命令对单元阵列进行写操作和读操作,存取时间的时段可以是可变的。读出放大器根据存取时间的时段来调节写入数据和读出数据的脉冲宽度。
-
-
-
公开(公告)号:CN101572118B
公开(公告)日:2013-05-29
申请号:CN200910137861.3
申请日:2009-04-29
Applicant: 三星电子株式会社
IPC: G11C11/4063 , G11C11/4076 , G11C11/409 , G11C11/4091 , G11C11/408
CPC classification number: G11C8/18 , G11C7/08 , G11C8/12 , G11C11/4076 , G11C11/4091
Abstract: 本发明提供了一种半导体存储器装置及其存取方法。示例实施例提供了一种半导体存储器装置,所述半导体存储器装置可以包括:单元阵列,设置为多个行和多个列;以及读出放大器,响应于与存取时间相对应的写命令和读命令对单元阵列进行写操作和读操作,存取时间的时段可以是可变的。读出放大器根据存取时间的时段来调节写入数据和读出数据的脉冲宽度。
-
-
公开(公告)号:CN119002796A
公开(公告)日:2024-11-22
申请号:CN202410048011.0
申请日:2024-01-12
Applicant: 三星电子株式会社
Abstract: 提供了存储器系统、操作其的方法及包括其的电子系统。该存储器系统包括多个易失性存储器件和被配置为控制多个易失性存储器件的存储器控制器,其中存储器控制器包括:主机接口,其被配置为基于快速计算链路(CXL)通信协议与主机装置通信;纠错水平(ECL)管理器,其被配置为:通过主机接口从主机装置接收高速缓存行数据,以及基于与高速缓存行数据相关联的单元可靠性信息和数据可靠性请求信息,输出指示第一纠正水平和第二纠正水平中的一者作为纠错水平的纠错码(ECC)控制信号;以及ECC引擎,其被配置为:基于ECC控制信号指示第一纠正水平生成与高速缓存行数据相关联的第一奇偶校验符号,以及基于ECC控制信号指示第二纠正水平生成额外奇偶校验符号。
-
-
-
-
-
-
-
-
-