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公开(公告)号：CN115987299A
公开(公告)日：2023-04-18
申请号：CN202211678436.7
申请日：2017-12-01
Applicant: 三星电子株式会社
Abstract: 一种执行错误检测操作的存储器系统，包括：半导体存储器设备以及存储器控制器，其被配置为：将第一单位数据和第二单位数据以及第一数据总线反转位和第二数据总线反转位发送到半导体存储器设备；基于第一单位数据和第二单位数据以及第一数据总线反转位和第二数据总线反转位，生成最终错误检测码位；从半导体存储器设备接收返回的错误检测码位，所述返回的错误检测码位包括在全码率模式期间的第一错误检测码位和第二错误检测码位以及在半码率模式期间的合并的错误检测码位；以及将最终错误检测码位和返回的错误检测码位进行比较，以确定由半导体接收的第一单位数据和第二单位数据以及第一数据总线反转位和第二数据总线反转位是否包括错误。
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公开(公告)号：CN107393596B
公开(公告)日：2022-03-01
申请号：CN201710281643.1
申请日：2017-04-26
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 一种半导体存储设备包括存储单元阵列、控制逻辑电路以及纠错电路。控制逻辑电路通过对命令进行解码来生成控制信号。在半导体存储设备的写模式中，控制逻辑电路控制纠错电路从所选择的子页读取第一单元数据，并且在通过对第一单元数据执行纠错码解码来生成校验子数据时基于第一子单元数据和第二子单元数据之一以及将被写入到子页中的主数据来生成第一奇偶校验数据。当第一子单元数据包括至少一个错误位时，纠错电路基于与主数据相关联的数据掩码信号来有选择地修改第一奇偶校验数据。
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公开(公告)号：CN114078510A
公开(公告)日：2022-02-22
申请号：CN202110928358.0
申请日：2021-08-13
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C29/42
Abstract: 一种半导体存储器装置，包括：存储器单元阵列、纠错码(ECC)引擎、清理控制电路和控制逻辑电路。存储器单元阵列包括存储器单元行，存储器单元行中的每一个包括易失性存储器单元。清理控制电路基于用于刷新存储器单元行的刷新行地址生成用于以第一周期对存储器单元行执行正常清理操作的清理地址。控制逻辑电路控制ECC引擎和清理控制电路以在刷新操作内动态地对弱码字分配清理操作，使得以小于第一周期的第二周期执行动态分配清理(DAS)操作。在对存储器单元行中的至少一个的正常清理操作或正常读取操作期间在弱码字中的每一个中检测到错误比特。
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公开(公告)号：CN110995289B
公开(公告)日：2021-02-19
申请号：CN201911179754.7
申请日：2017-12-01
Applicant: 三星电子株式会社
Abstract: 一种半导体设备的错误检测码生成电路包括第一循环冗余校验(CRC)引擎、第二CRC引擎和输出选择引擎。第一CRC引擎响应于模式信号，基于多个第一单位数据和第一DBI位，使用第一生成矩阵来生成第一错误检测码位。第二CRC引擎响应于模式信号，基于多个第二单位数据和第二DBI位，使用第二生成矩阵来生成第二错误检测码位。输出选择引擎响应于模式信号，通过合并第一错误检测码位和第二错误检测码位来生成最终错误检测码位。第一生成矩阵与第二生成矩阵相同。
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公开(公告)号：CN108121617A
公开(公告)日：2018-06-05
申请号：CN201711096816.9
申请日：2017-11-09
Applicant: 三星电子株式会社
CPC classification number: H03M13/2906 , G06F11/1048 , G06F11/1076 , H03M13/09 , H03M13/13 , G06F11/1012 , G11C29/04 , G11C29/42 , G11C2029/0411
Abstract: 存储器模块包括数据存储器和至少一个奇偶校验存储器。每个数据存储器包括具有第一存储区域和第二存储区域的第一存储单元阵列，其中，第一存储区域用于存储对应于多个突发长度的数据集，而第二存储区域用于存储用来执行与数据集相关联的错误检测/校正的第一奇偶校验位。至少一个奇偶校验存储器包括具有第一奇偶校验区域和第二奇偶校验区域的第二存储单元阵列，其中，第一奇偶校验区域用于存储与对应于存储在每个数据存储器中的所有数据集的用户数据集相关联的第三奇偶校验位，而第二奇偶校验区域用于存储用于与第三奇偶校验位相关联的错误检测/校正的第二奇偶校验位。
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Patent Agency Ranking
公开(公告)号：CN110556156B
公开(公告)日：2024-05-24
申请号：CN201910191825.9
申请日：2019-03-14
Applicant: 三星电子株式会社
Abstract: 提供了半导体存储器件、存储系统及操作半导体存储器件的方法。半导体存储器件包括存储单元阵列、纠错码(ECC)引擎、刷新控制电路、擦洗控制电路和控制逻辑电路。刷新控制电路响应于从存储控制器接收到的第一命令，生成用于刷新存储单元行上的存储区域的刷新行地址。擦洗控制电路对刷新行地址进行计数，并且每当擦洗控制电路计数了刷新行地址中的N个刷新行地址时，生成用于对存储单元行中的第一存储单元行执行擦洗操作的擦洗地址。ECC引擎从第一存储单元行中的至少一个子页面中读取对应于第一码字的第一数据，校正第一码字中的至少一个错误位，并将校正后的第一码字写回对应的存储位置中。
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公开(公告)号：CN108153609B
公开(公告)日：2023-06-13
申请号：CN201711248279.5
申请日：2017-12-01
Applicant: 三星电子株式会社
Abstract: 一种半导体设备的错误检测码生成电路包括第一循环冗余校验(CRC)引擎、第二CRC引擎和输出选择引擎。第一CRC引擎响应于模式信号，基于多个第一单位数据和第一DBI位，使用第一生成矩阵来生成第一错误检测码位。第二CRC引擎响应于模式信号，基于多个第二单位数据和第二DBI位，使用第二生成矩阵来生成第二错误检测码位。输出选择引擎响应于模式信号，通过合并第一错误检测码位和第二错误检测码位来生成最终错误检测码位。第一生成矩阵与第二生成矩阵相同。
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公开(公告)号：CN108121617B
公开(公告)日：2022-06-07
申请号：CN201711096816.9
申请日：2017-11-09
Applicant: 三星电子株式会社
Abstract: 存储器模块包括数据存储器和至少一个奇偶校验存储器。每个数据存储器包括具有第一存储区域和第二存储区域的第一存储单元阵列，其中，第一存储区域用于存储对应于多个突发长度的数据集，而第二存储区域用于存储用来执行与数据集相关联的错误检测/校正的第一奇偶校验位。至少一个奇偶校验存储器包括具有第一奇偶校验区域和第二奇偶校验区域的第二存储单元阵列，其中，第一奇偶校验区域用于存储与对应于存储在每个数据存储器中的所有数据集的用户数据集相关联的第三奇偶校验位，而第二奇偶校验区域用于存储用于与第三奇偶校验位相关联的错误检测/校正的第二奇偶校验位。
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公开(公告)号：CN114090328A
公开(公告)日：2022-02-25
申请号：CN202110401897.9
申请日：2021-04-14
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 公开了存储器装置及读取数据的方法。从存储器中读取数据的方法包括：从存储器单元读取码字；当所述码字中的错误的数量小于可纠正错误的最大数量时，纠正所述错误；当所述码字中的错误的数量等于所述可纠正错误的最大数量并且所述错误与同一子字线相对应时，纠正所述错误；并且当所述码字中的错误的数量等于所述可纠正错误的最大数量并且所述错误与不同的子字线相对应时，输出指示所述错误是不可纠正错误的信号。
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公开(公告)号：CN113496756A
公开(公告)日：2021-10-12
申请号：CN202110249709.5
申请日：2021-03-08
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 一种半导体存储器装置，包括：缓冲器晶片；堆叠在缓冲器晶片上的存储器晶片；以及硅通孔，存储器晶片中的至少一个包括：存储器单元阵列；错误校正码(ECC)引擎；错误信息寄存器；以及控制逻辑电路，其被配置为控制ECC引擎，以执行读修改写操作，其中，控制逻辑电路被配置为：基于产生信号和通过ECC码解码获得的第一校正子，在错误信息寄存器中记录与第一码字关联的第一地址；以及基于多个读修改写操作，基于在错误信息寄存器中记录的第一校正子的改变来确定第一码字的错误属性。
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