公开(公告)号：CN110795271B

公开(公告)日：2024-12-24

申请号：CN201910583884.0

申请日：2019-07-01

Applicant: 三星电子株式会社

Inventor： 黄映竣 ,  李明奎 ,  孙弘乐 ,  柳根荣 ,  李起准

IPC: G06F11/10 ,  G11C29/42

Abstract: 一种纠错电路接收包括用户数据和奇偶校验码的码字，并对用户数据执行纠错操作。该电路包括第一缓冲器、解码器、第二缓冲器和处理器。第一缓冲器存储码字并顺序地输出通过划分码字而获得的子组数据。解码器针对从第一缓冲器接收的每个子组数据生成完整性数据，并使用奇偶校验码对用户数据执行纠错操作。第二缓冲器顺序地存储针对每个子组数据的完整性数据。当在第二缓冲器中更新至少一个完整性数据时，处理器基于存储在第二缓冲器中的完整性数据确定在码字中是否存在错误。

公开(公告)号：CN117811591A

公开(公告)日：2024-04-02

申请号：CN202311101166.8

申请日：2023-08-29

Applicant: 三星电子株式会社

Inventor： 全甫晥 ,  梁大烈 ,  孙弘乐 ,  柳根荣 ,  黄映竣

IPC: H03M13/11 ,  G11C29/42

Abstract: 一种解码器、解码方法和存储器控制器，其涉及：接收码字；估计接收的所述码字中包括的错误数量；以及使用第一奇偶校验矩阵和第二奇偶校验矩阵中的至少一者，基于估计的所述错误数量对所述码字进行解码，其中，所述第一奇偶校验矩阵对应于第一低密度奇偶校验(LDPC)码，并且所述第二奇偶校验矩阵对应于第二LDPC码，并且其中，所述第一奇偶校验矩阵基于第一码类型，并且所述第二奇偶校验矩阵基于与所述第一码类型不同的第二码类型。

公开(公告)号：CN112951313A

公开(公告)日：2021-06-11

申请号：CN202011457064.6

申请日：2020-12-11

Applicant: 三星电子株式会社

Inventor： 郭熙烈 ,  张宰薰 ,  孙弘乐 ,  申东旻 ,  柳根荣 ,  李冈石 ,  韩泫昇

IPC: G11C29/42

Abstract: 一种包括高级别解码器和低级别解码器的存储控制器的操作方法，所述方法包括生成作为对从非易失性存储器设备读取的初始数据进行解码的结果的第一数据，以及指示第一数据的错误级别的第一校正子权重。当第一校正子权重是特定值时，第一数据被输出到主机。当第一校正子权重超过参考值时，选择具有第一纠错能力的高级别解码器来解码第一数据，并且当第一校正子权重等于或小于参考值时，选择具有低于第一纠错能力的第二纠错能力的低级别解码器来解码第一数据。

公开(公告)号：CN112910470A

公开(公告)日：2021-06-04

申请号：CN202010892707.3

申请日：2020-08-31

Applicant: 三星电子株式会社

Inventor： 李冈䄷 ,  申东旻 ,  柳根荣 ,  全甫晥 ,  郭熙烈 ,  孙弘乐

IPC: H03M13/11

Abstract: 公开了纠错电路以及用于操作纠错电路的方法。所述纠错电路包括：存储器，被配置为存储至少一个解码参数；低密度奇偶校验(LDPC)解码器，包括存储数据的一个比特的第一变量节点，从存储器接收所述至少一个解码参数，基于所述至少一个解码参数确定第一变量节点的度数，基于第一变量节点的度数决定所述一个比特的解码所需的解码规则，并且基于LDPC解码器的解码结果输出纠正后的数据。

公开(公告)号：CN109933456B

公开(公告)日：2024-08-06

申请号：CN201811300521.3

申请日：2018-11-02

Applicant: 三星电子株式会社

Inventor： 柳根荣 ,  全甫晥 ,  李起准 ,  孔骏镇 ,  孙弘乐

IPC: G06F11/10 ,  G11C29/42

Abstract: 公开一种操作存储器控制器的方法，所述存储器控制器通过使用与卷积型低密度奇偶校验(LDPC)码对应的奇偶校验矩阵来执行解码，所述方法包括：从至少一个存储器装置接收码字，所述码字包括第一子码字和第二子码字；通过使用基于包括在奇偶校验矩阵中的并与第一子码字相关联的第一子矩阵设置的第一方向上的第一滑动窗口来将第一子码字解码为第一数据；通过使用基于包括在奇偶校验矩阵中的并与第二子码字相关联的第二子矩阵设置的第二方向上的第二滑动窗口来将第二子码字解码为第二数据。

公开(公告)号：CN117792405A

公开(公告)日：2024-03-29

申请号：CN202310885261.5

申请日：2023-07-18

Applicant: 三星电子株式会社

Inventor： 梁大烈 ,  全甫晥 ,  孙弘乐 ,  柳根荣 ,  黄映竣

IPC: H03M13/11 ,  H04L1/00

Abstract: 提供一种G‑LDPC解码器和G‑LDPC解码方法。所述G‑LDPC解码器包括广义校验节点解码器和LDPC解码器电路，所述广义校验节点解码器被配置为，在多次迭代中的每一次迭代中：将连接的变量节点分组为多个组，所述连接的变量节点连接到广义校验节点当中的第m广义校验节点；基于由所述第m广义校验节点从所述连接的变量节点接收的第一消息，在一个或更多个组中的每一个组中生成测试图；以及基于所述测试图，确定要从所述第m广义校验节点提供给所述连接的变量节点的第二消息的值；所述LDPC解码器电路被配置为：在所述迭代中的每一次迭代中，基于由所述多个变量节点当中的第n变量节点从连接到所述第n变量节点的广义校验节点接收的所述第二消息，更新所述第n变量节点的值。

公开(公告)号：CN116170029A

公开(公告)日：2023-05-26

申请号：CN202211467166.5

申请日：2022-11-22

Applicant: 三星电子株式会社

Inventor： 李冈石 ,  柳根荣 ,  黄映竣 ,  孙弘乐 ,  申峻昊 ,  全甫奂 ,  韩泫升

IPC: H03M13/11 ,  G06F11/10 ,  G11C29/42

Abstract: 一种低密度奇偶校验(LDPC)解码器，其用码字的值将可变节点初始化并且输出参考不规则的奇偶校验矩阵更新的可变节点作为解码的消息。该LDPC解码器包括：多个单位逻辑电路，其在单模式或多模式下操作，在单模式中，所有单位逻辑电路更新包括至少一个可变节点的一个可变节点组，在多模式中，单位逻辑电路中的每一个通过更新不同的可变节点而并行地更新多个可变节点组；以及模式控制器，其控制多个单位逻辑电路，以在单模式下更新可变节点组中的其程度大于阈值程度的高程度可变节点组，并且在多模式下更新可变节点组中的其程度小于或等于阈值程度的低程度可变节点组。

公开(公告)号：CN107643958B

公开(公告)日：2022-11-08

申请号：CN201710544300.X

申请日：2017-06-30

Applicant: 三星电子株式会社

Inventor： 李明奎 ,  柳根荣 ,  申东旻 ,  金钟河 ,  孔骏镇 ,  慎钒揆 ,  金志烨

IPC: G06F11/10

Abstract: 一种恢复数据的方法和系统，包括：当针对目标码字的解码器输入的错误校正码(ECC)解码处理已经失败时，从存储器设备读取与目标码字具有码相关的参考码字。基于使用目标码字和参考码字的操作处理来生成校正的目标码字的解码器输入。再次对校正的目标码字的解码器输入执行ECC解码处理。

公开(公告)号：CN114596910A

公开(公告)日：2022-06-07

申请号：CN202111344231.0

申请日：2021-11-12

Applicant: 三星电子株式会社

Inventor： 李岗祏 ,  柳根荣 ,  郭熙烈 ,  孙弘乐 ,  申东旻 ,  李伟稙 ,  全甫晥 ,  黄映竣

IPC: G11C29/42

Abstract: 一种响应来自主机的读取请求的方法包括：从存储器件获得读取数据；对读取数据执行第一迭代ECC解码以生成多条解码数据；选择多条解码数据中的一条解码数据作为中间数据；当第一迭代ECC解码失败时，基于读取数据和中间数据生成预处理数据，并对预处理数据执行第二迭代ECC解码；以及当第一迭代ECC解码成功时，向主机输出中间数据。

公开(公告)号：CN114496054A

公开(公告)日：2022-05-13

申请号：CN202111079168.2

申请日：2021-09-15

Applicant: 三星电子株式会社

Inventor： 黄映竣 ,  郭熙烈 ,  全甫晥 ,  孙弘乐 ,  申东旻 ,  柳根荣

IPC: G11C29/42

Abstract: 一种存储器设备，包括：单元阵列，包括多个页；以及控制逻辑，配置为控制单元阵列的编程和读取操作。控制逻辑控制编程和读取操作以：响应于针对页的编程命令，将第一至第N码字存储在页之中的第一页中，并将共同对应于第一至第N码字的页奇偶性编程到第一页；以及响应于针对子页的读取命令，选择性地读取第一至第N码字之中的第一码字，其中N是至少为2的整数。第一码字包括第一子页数据和对应于其的第一子奇偶性，第一子奇偶性包括用于通过对每个码字独立执行的错误校正码(ECC)解码来校正第一子页数据中的错误的信息。